#信号完整性

智行者IC社区 2026-05-24

经本人实际测试Cadence 17.4版本，曾遭遇诸多新手通常会碰到的…

智行者IC社区 2026-05-24

自我实际测试DDR3 – 1600高速电路设计，经历跨过信号反射…

智行者IC社区 2026-05-22

实测Allegro PCB Designer 17.4版本的是本人，踩过“高频信号走…

智行者IC社区 2026-05-20

进行实测的本人用的是Altium Designer 24.6.1版本，有过在DDR4…

智行者IC社区 2026-05-20

本人实际测试Allegro PCB Editor 17.4版本，踩过DDR3走线等长绕…

智行者IC社区 2026-05-19

俺个人亲自进行了Cadence Sigrity 2023以及HyperLynx 9.0的实际…

智行者IC社区 2026-05-17

经本人实际测试Allegro的17.4版本，曾踩过因差分对等长匹配不合…

智行者IC社区 2026-05-17

我亲自测试了Altium Designer 22以及SI9000，遭遇过好些由于线…

智行者IC社区 2026-05-16

经过本人实际测试 Altium Designer 21，在穿过 DDR4 等长布线期…

智行者IC社区 2026-05-12

亲手进行了 Altium Designer 22.7 版本的实测，踩中了诸多网络…

智行者IC社区 2026-05-10

个人实际测试了Altium Designer 22.0，踩入那种过孔残桩致使振…

智行者IC社区 2026-05-09

亲身经历实测Altium Designer 22.6，遭遇过踩过差分对等长绕线…

智行者IC社区 2026-05-04

本人实际测试Cadence Sigrity 2023，踩过DDR4数据线由于阻抗不…

智行者IC社区 2026-04-30

我亲自进行了Cadence Allegro 17.4的实测，遭遇过DDR3数据线串…

智行者IC社区 2026-04-29

实测Cadence Allegro 17.4的是本人，踩过差分对动态相位误差超…

智行者IC社区 2026-04-22

自身实际测试了Mentor Xpedition VX.2.13，遭遇过因中心库路径…