Cadence功能怎么用 手把手教你搞定关键设置

经本人实际测试Cadence 17.4版本，曾遭遇诸多新手通常会碰到的难题，像是原理图与PCB库无法建立关联、参数设置完毕却未产生预期效果，现直接将几个核心功能的实际操作步骤予以分享，依照步骤逐一进行操作便能够轻易避开这些常见问题。

原理图库与PCB库关联实操

当我们于绘制原理图之际，最为惧怕的便是元件封装出现无法匹配的状况。Cadence具备强大的库管理功能，然而新手甚易因路径设置有误致使时报错。

首先，开启OrCAD Capture CIS，接着，点击菜单栏里的Options，随后，挑选Package Properties。于弹出的窗口当中，找寻PCB Footprint这一栏，径直输入你所下载的封装名称（像“SOP-8”这种），留意名称务必与PCB库里的全然一致，大小写不可以有误。

对于许多前来的新手而言，有的会在此处直接书写“SOP8”，且不带横杠，随后在进行PCB导入操作时，便出现报错情况，显示“Footprint not found”。而其中的核心缘由在于，Cadence针对封装名会严格地区分所带符号，所以建议统一采用官方库的命名规则来进行操作。

将psmpath，指向你存放封装文件的文件夹，把padpath，指向你存放焊盘文件的文件夹，例如“C:Cadence_LibPCB”。

新手要避开这样的坑，有时在设置完路径之后，重新将软件打开时它又恢复成默认状态了，这是由于你并未去点击那个Apply并且Save，要记住，在更改完路径后，一定要手动去点Save to Home Directory，不然下一次启动软件的时候就会丢失配置。

第三步，当关联达成之后呢，返回到原理图的界面，用右键去点击元件，接着选择 Edit Part ，随后双击 PCB Footprint 栏，要确认封装名已经被正确地填进去了。在这样的时刻呢，可以进行 File -> Save ，从而完成关联。

【新手莫踩坑】存有情形若是于保存之际弹出名为“Duplicate Part Name”的报错状况，那就表明在库里面已然存在有着相同名称的元件。解决相应办法为：于Library当中寻找到那个元件，首先复制出一个副本，将其重新命名为不一样的新名称，之后再去重新进行关联。此种报错在诸多人员一同协作之时是极其常见的。

约束管理器关键参数设置

约束管理器，属于Cadence功能范畴，可是其中最难应付的部分，不少人直接越过默认值，最终布线完毕后，DRC出现许许多多的报错。

原因在于：针对于通常的低速数字电路（像是10MHz以下的那种），5000ps这样的延时限定是足够宽松的，它既不会因为过度的约束从而致使布线变得困难，又能够确保信号的完整性。要是设定得太小（例如1000ps），那么许多走线就会被强制绕弯，进而增加板的面积。

两种进行实际操作的案进行对比，一种是借助Interactive Delay Tune来手动调节蛇形线，这种情况适用于数量较少些的关键信号，像是时钟线这样的信号。还有一种情况是，于Constraints Manager之中，直接去设置Relative Propagation Delay的Tolerance值，像是±100ps这样，进而让软件自行进行调整。其差异之处在于此，手动调整的时候，会更加具有灵活性，然而却比较耗费时间；自动调整倘若适合大量差分对的话，不过前提条件是布线空间得足够才行。要是你所拥有的板子空间处于局促状态，那么给你的建议是采用手动方式；要是属于工程师新手范畴，运用自动方式会更加稳当妥当。

高频完全出错报告如下：在完成约束设定之后，当进行DRC运行操作时，出现了“Unrouted Nets”这种出错提示。其最关键的缘由在于，约束的条件过于严格，致使该软件无法寻觅到可以被选用的走线路径。对于一站式解决流程而言 ，需要先走第一步 ，即把 Show Element 打开 ，以此来查看报错网线到底是怎样的情况 ，进而寻找到与之对应的信号 ；然后再进行第二步 ，即把 Propagation Delay 的 Max 值下调至 6000 ps ，以此来放宽约束条件 ；末尾还要做第三步 ，也就是去执行 Route -> Auto Router ，并选择 Default 模式来重新进行布线。如果还是报错，检查同层是否有禁布区域。

控制多层板（12层以上）的复杂信号，这个方法并不适用，因为会带来更多变量的是层间串扰与阻抗不连续。简易替代方案是改用Allegro PCB Designer的SigXplorer模块，专门做前仿真，加载IBIS模型之后再设置约束，成功率更高。