高速电路设计实战 三步搞定等长与阻抗匹配

实测Cadence Allegro 17.4的是本人，踩过差分对动态相位误差超标的坑，新手跟着步骤一步步去操作，便能轻松避开这类常见问题。高速电路的核心存在两条，分别是阻抗连续及时序匹配，不要轻信那些走玄学路线调板的做法，按照下面这三步策略去走，你的板子信号质量能够稳定一大截。

如何设置叠层阻抗

步骤1 打开叠层管理器计算线宽

途径：设置进入跨越截面然后增添信号层面以及参照层面，就四层电路板来说，顶部和底部线路走高速线路，接地基准层面紧密贴近信号层面，输入介质深度（纤维玻璃环氧树脂介电常数为4.2）数值目标的阻抗为50欧姆，软件会自主计算出局域微带线路宽度为6毫英寸。这个0点5毫米就是十分重要关键参数最为适宜的推荐数值，宽度太大会占据空间，宽度太小制造业的良品率会降低，6毫英寸能够兼顾50欧姆阻抗匹配程度和惯常制造流程的能力。

【新手避坑】

经常出现的报错情况是，在进行叠层设置之后，阻抗计算所得的值为48Ω或53Ω，这一数值偏离了正负5%的范围。其缘由在于，参考层被划分成了零散的铜皮。针对此问题的解决办法是，将GND层设置为负片，运用静态铜把整个层面铺满，并且禁止在高速线的正下方铺设其他的信号线。

差分对等长怎样操作

步骤2 使用相位调节器做绕线

挑出差分对，通过Route，进入Phase Tuner，将目标长度公差设定成5mil，选用Accordion绕线形状，把振幅设定为线宽的3倍也就是18mil，再把间隙设定为线宽的2倍即12mil，手动去拖动绕线凸起，直至软件提示相位误差变为零。面临两种方案的对比情况，蛇形绕线具备节省空间的特性，然而高频损耗较大，波浪绕线占据一部分地方，不过反射较小，当处于5Gbps以下的情况时选用蛇形绕线，在5Gbps以上时则果断选择波浪绕线。

【新手避坑】

经常出现的报错情况是，绕线之后串扰超出标准范围，眼图呈现闭合状态。其缘由在于，绕线所形成的凸起相互之间距离过于靠近。能够快速达成解决的办法是，将间隙从两倍线宽拉伸至三倍（也就是18mil），当绕线的长度超过150mil的时候，要进行分段绕线操作，每一段之间预留30mil的直线缓冲距离。

过孔回流怎么处理

步骤3 添加回流地孔并背钻

把GND过孔放置在信号过孔的旁边，将它们之间的间距控制在40mil以内。其路径是：先进行Place操作，接着选择Via，然后挑选10mil/18mil标准孔。每两个信号过孔要配备一个回流地孔，以此来形成最短返回路径。高频出现报错“眼图张开不足”时，完整的解决流程是这样的：首先查地孔密度，要是不足就要补孔；接着测过孔残stub长度，倘若超过10mil，就要出背钻文件，也就是进行Backdrill设置来钻掉多余内层焊盘；最后重新铺铜，要保证过孔周围没有孤岛铜皮。

【新手避坑】

存在常见报错情况：DDR数据线在进行读写操作时呈现不稳定状态。其核心原因在于过孔stub出现谐振现象。有关于背钻深度的计算公式为：背钻深度等于板厚减去信号起始层到终止层的距离再减去4mil。若不会进行背钻操作呢？有一种降级方案是：将过孔焊盘直径从18mil缩小至14mil，与此同时，把相邻层空出来不进行铺铜处理，这样能够压住大部分谐振。

针对10GHz以上射频或者毫米波频段，本方法并不适用，在那个时候寄生参数占据主导地位，需要改用HFSS全波仿真。存在一种简易替代方案：在5-GHz至10-GHz之间，将FR4板材替换成Rogers 4350B，把线宽缩减到4mil，按照上述步骤依旧能够运行。当你在调试高速电路的时候，被哪一个信号完整性问题困住的时间最长呢？在评论区交流交流，顺便点个赞，让更多兄弟减少走弯路的情况。