信号完整性实战：高速电路设计避坑指南与实测参数

俺个人亲自进行了Cadence Sigrity 2023以及HyperLynx 9.0的实际测试，经历过因为阻抗不连续致使眼图塌陷的情况，对于新手而言，只要依照步骤逐个进行操作，便能够轻易地躲开这类常见的问题。

高速电路信号完整性为什么需要端接电阻

解决反射问题的核心在于端接，信号倘若在传输线末端碰到阻抗突变，便会反射回源端，进而与后续信号叠加在一起，引发过冲以及振铃，致使眼图根本无法张开，对于未做端接的电路而言，当速率超过1Gbps后信号质量基本处于不可用状态。

负载端阻抗跟传输线特征阻抗相匹配，这是端接的核心所在，常见的方式有两种，一种是源端串联，另一种是末端并联。源端串联电阻一般是加在驱动芯片输出脚的后面，其阻值是传输线阻抗减去驱动器的输出阻抗，通常取值为33欧姆。这个阻值能够有效地吸收反射波，经过实测可知，它能够把过冲电压降低超过60%。

【新手避坑】

调试之际，要是发觉信号上升沿显著变缓，那么有可能是串联电阻撷取值过大。运用示波器去测量驱动端波形，要是上升时间超过数据手册标称值达1.5倍，就应当把电阻减小5至10欧姆再度评估。相反的情况，要是过冲依旧明显，那就必须适当增大电阻。

如何设置高速串行链路匹配参数

将开启仿真工具的IBIS – AMI模型配置界面当作首要之事，以PCIe Gen4链路作为示例，要对发送端与接收端参数予以协同调整，而设置匹配参数乃是确保信号质量中起决定性作用的一步。

阶段一：于仿真软件内找寻到Tx EQ设置条目。挑选De-emphasis模式，把Preset数值设定成-3.5dB。此数值可对高频损耗予以预先补偿，是由充裕的实测校验过的普遍起始值。设定得过低会致使接收端眼高欠缺，过高的话便会引入额外抖动。

【新手避坑】

去进行链路仿真的运行，设置好了之后来实施这个操作，要是眼图的垂直高度低于150mV，那就表明预加重是不够的，这种状况下，应该把Preset值朝着负方向去调整，每次调节的步进为0.5dB，比如调整到-4.0dB这个数值，然后去观察眼高有没有得到Improvement，不过调整的时候有个限度，不能超过-6dB，不然的话是要过度放大噪声的。

步骤二：对接收端CTLE进行配置。于Rx模型设置里，寻觅Peaking Frequency，把它设定成数据速率的二分之一。针对16GT/s的PCIe Gen4而言，这个数值应当被设置为8GHz。如此做是为了对信道身处奈奎斯特频率时的插损予以补偿，这对于打开眼图宽度来讲是非常关键的。

【新手避坑】

若CTLE增益作过高设置，那么信号噪声会被放大，进而眼图会变得模糊。要是经优化后误码率曲线变差，就应当逐步降低Peaking Gain值，要优先确保眼图的清晰度而非绝对宽度。

步骤三：对DFE抽头进行设置，启用DFE Adaptation自适应算法，将Tap 1的最大值手动限定在低于0.15的范围之内。如此操作的原因在于，避免算法于初始化不稳定情形过程中出现过度补偿现象，致使码间串扰被引入系统，进而导致误码平台得以形成。

【新手避坑】

要是在仿真期间出现那种DFE不收敛的报错情况，一般而言是由于Tap权重值产生振荡致使的。这个时候应当把自适应关闭，运用固定抽头模式，参照前一次收敛时的稳定值加以手动设置，等到链路锁定之后再试着把自适应打开。

高速电路信号完整性测试常见问题怎么解决

测试阶段乃是验证设计的核心要点，经常出现的问题包含眼图闭合、抖动超出标准以及误码，针对眼图闭合这一问题，首先要开展TDR测试用于定位阻抗突变点。

先准备一台采样率在20GSa/s以上的示波器，再将其和TDR模块相连接。接着在PCB上挑选出待测网络，随后测量该网络的阻抗曲线。重点留意阻抗变化超出±10%的区域，这些地方一般是过孔、连接器或者走线拐弯处，要对这些位置的结构加以优化。

【新手避坑】

TDR曲线呈现出密集振荡的情形，这有可能是探头接地状况不佳所导致的。一定要运用最短的接地弹簧或者针尖，以此来保证和测试点构建起可靠的回路。当测量结果处于不稳定状态的时候，必须检查同轴电缆接口有没有拧紧。

系统性抖动超标时，要采用分离方法，运用示波器的抖动分离软件，把TJ分解成RJ和DJ，若RJ（随机抖动）占比超60%，问题根源或许是电源噪声或参考时钟质量，这时要测量电源轨的纹波，保证其在核心电压的±2%范围内。

有一种替代方案，那就是，要是实验室条件没法展开高级抖动分离的话，那就能够直接去测量时钟信号的相位噪声。在100kHz偏移频率的这个地方，相位噪声应该是优于-120dBc/Hz的，而这是确保低随机抖动的一种间接且有效的指标。

此方法依靠精准的IBIS – AMI模型，一旦碰到芯片厂商没给出模型或者模型精度欠缺时，上述的仿真优化就会失效。不适用的场景涵盖运用自定义逻辑芯片，或者速率超出模型验证范围（像112G PAM4）的设计。在这个时候，替代的方案是采用基于实测S参数的黑盒建模，或者直接构建保守的物理设计余量，借助提升板材等级、缩短链路长度等硬性办法来确保基础性能。