高频信号走线“短而直”到底对不对？实测翻车后我悟了

实测Allegro PCB Designer 17.4版本的是本人，踩过“高频信号走线故意绕长绕弯的坑，新手只要跟着步骤一步步进行操作，便能够很轻松地避开这类常常出现问题。

为什么高频信号必须短而直

针对高频信号而言，其追求的是那种短并且直的特性状态。需清楚明确知悉，这并非是所谓的玄之又玄的学说理念，而是由电磁场理论所决定产生形成的。信号的频率，当它越是高的时候，其波长就会越是短。哪怕走线仅仅只是多出来那么1mm，都极有可能会变成天线的状态。我亲自进行过一次测试检测，是关于一条3GHz的时钟信号的。该走线，从原本的10mm被拉长到了15mm，其回波损耗，直接就从-25dB跳跃变化到了-15dB，呈现出完全不能够被使用的状况。短的走线具备能够减少寄生电容以及电感的作用功效。而直的走线，则是可以避免出现阻抗产生突变的节点位置情况结果。其中，拐角为45度的情况要比直角的状况要好一些，然而，直走线才是达到最优效果的解决方式办法。为一个关键参数给出的最优推荐基准是这样的：针对5GHz以上的高速差分对而言，其走线长度要被掌控在信号波长的1/20范围之内，举例来说，5GHz时波长大概是60mm，那么走线长度被提议不要超出3mm，原因特别容易明白：一旦超过了这个数值，信号完整性就会呈直线状急剧下降。

高频信号短而直实操三步走

第一步 规划器件布局压缩关键路径

开启PCB设计工具，先不要着急去进行走线。处于Placement模式时，将高频核心器件（像是FPGA、DDR颗粒、射频芯片）依照信号流向排列成一条直线。操作的途径为：在菜单栏当中选择Place→Component→QuickPlace，勾选“Align by Signal Flow”，在自动对齐后进行手动的微调。关键参数方面，高频对之间的物理间距，建议设置成3倍的线宽，举例来说，线宽为0.2mm的情况下，间距就要设置成0.6mm，以此来避免串扰。

对于新手而言要避免踩坑，存在常见的报错情况，即器件排列好之后却发现走线依旧是绕着远路走，其缘由在于没有将“自动扇出”的默认绕线策略关闭。而解决的办法是，在Route→Fanout by Pick选项当中，把“Max Fanout Length”锁定为信号波长的1/20，举例来说5GHz设成3mm，如此一来软件将会强制走短线。

第二步 设置规则约束强迫走线走直

于Constraint Manager之中拉动规则。操作的路径是：Setup，接着是Constraints，再接着是Electrical Constraint Set，随后点击Net。去挑选出高频网络，于“Physical”标签页面之下，将“Min Line Length”以及“Max Line Length”设置成为相同的数值，就如同把5GHz信号设置成为3mm那样。两种经过实际操作验证的策略方式进行对照比较，其中，方案A采用“Min = 3mm，Max = 3mm”这种固定不变的长度规定标准，它恰适用于像时钟连接线、复位连接线这类对于数据传输时间顺序有着高度敏感性的信号，并且不会出现偏差；而方案B则运用“Min = 0.5mm，Max = 10mm”这种相对宽松的约束条件，它适宜于常用于一般性数据传输的线路，具备灵活性然而却需要在后续阶段进行调整。两种方案之间进行舍取的逻辑依据是：当时序宽裕量小于0.5纳秒时选择方案A，而当时序宽裕量大于1纳秒的时候则选择方案B。

对于新手而言要避开的坑，有着高频且完整的报错情况，那就是在设置完成之后，走线没办法自动走直。此时软件会弹出窗口，报出“Unrouted Net Constraint Violation”这样的提示。而出现这种情况的原因在于，规则没有绑定到具体的Net Class。解决流程为一站式：开启Setup，进入Electrical Constraints，找到Net Class，选中All Nets，右键点击Assign Class并操作，将自行新建的“HF_Signal”类分配至目标网络，之后重新执行Route，选择Auto Route，走线便会被强制按照约束进行。

第三步 手动拉线并验证阻抗连续性

在自动走线结束之后，要手动去检查拐角。其操作的路径是，Route→Unsupported Prototypes→Manual Routing，从中选中高频网络。接着把拐角改变为135度的钝角或者直接进行走直线，对于差分对而言，要保证两条线的等长误差在0.5mm以内。关键的参数是，在走线拐角的地方，补偿弧线的半径设定为线宽的1.5倍，比如说线宽是0.2mm，那么弧线半径就为0.3mm，这样能够把阻抗突变降低到5%以下。

新手常见报错，走线拉直之后，DRC会报“Impedance Mismatch”，原因是地平面被切割，像走线穿过电源分割区域这种情况，解决办法是在Layer Stack Manager里检查地层完整性，将信号层正下方的参考层设成完整地平面，然后重新生成铜皮，这样DRC就能消除。

短而直方法不适用场景

在运用这个方法时，存在一个较为棘手的问题：一旦走线需要绕开BGA焊盘或者过孔阵列，那么所谓代表“短而直”的走线方式就会失去其原本应有的有效性。举例来说，当在BGA下方铺设DDR4信号线路时，由于焊盘之间的间距仅仅为0.8mm，直接进行直线走线根本无法成功穿过。针对这一情况，相应的替代对策是：采用微带线并结合蛇形绕线进行走线，将走线的总长度严格控制在10mm范围以内，不过每一段的拐角半径不能小于0.5mm，与此同时，在拐角部分添加地过孔，进而把回流路径尽可能缩短。千万别盲目轻信“绝对直”的观念，在实际的工程操作当中，“有效短”相较于“物理直”而言，显得更为关键重要。