从实测AD21到搞定DDR4布线：新手避坑与参数设置指南

经过本人实际测试 Altium Designer 21，在穿过 DDR4 等长布线期间，遭遇那般因阻抗不连续致使的信号完整性方面的问题，然而新手只要依据步骤逐一进行操作，便能够轻易躲开这类较为常见的问题。高速布线并非是玄之又玄的事情，其关键核心在于对阻抗加以控制以及减少串扰现象出现与否，而这直接关联到系统究竟能不能实现稳定进行上电并实现正常运行。

DDR4布线如何设置差分对与阻抗

开启PCB文档，于层叠管理器中将目标信号层（像L3）的介质厚度设定成3.5mil，铜厚设为1oz。随后进入 “设计 – 规则”，找出“Routing – Width”，创建一个名为“DDR4_Diff”的规则。在“第一个匹配对象所处位置”选取“网络类”，关联至你的DDR4差分网络类（例如DQS_P/N）。把“Min Width”设置成4.5mil，同时将“Max Width”也设定为4.5mil，“Gap”设定为5mil，如此这般软件便会依照100欧姆差分阻抗（依据你所设定的叠层）对布线进行约束。

【新手避坑】

常用的报错情况是这般的：定下规则后去进行布线操作，然而差分对始终没办法等宽又等距，或者会出现那种“规则冲突”的警告提示。

核心缘由是：未曾正确构建差分对。仅仅设定线宽规则并不足够，得先于原理图或者PCB里运用“设计 – 创建差分对”这一功能，把相应的正负网络（像是DQS0_P以及DQS0_N）捆绑成一对。

飞速予以解决：将原理图返回，把一对差分网络（也就是两个网络标签）进行框选，用右键选取“创建差分对”，于弹出的对话框里进行命名（比如DQS0），在导入PCB之后规则才会产生效力。

高速信号等长匹配怎么调误差

完成主要的布线之后，着手处理那时序要求最为严格的时钟以及数据选通信号，像那些CLK、DQS之类的信号。运用“布线 – 交互式长度调整”工具，也就是快捷键U + R的那个工具。首先把时钟线当作基准目标，去点击它。接着在“Properties”面板的“Target Length”栏那里点击 “从网络设置”，随后软件就会自动去计算它的长度。接着，依照顺序逐个点击那需要与之相匹配的DQS线；之后拖拽光标去创建蛇形线；随后观察面板之中的“Mismatch”数值；再把该数值调节到正负5mil范围以内。对于数据线组，像DQ0至DQ7这样的，那就以其相对应的DQS线作为基准；并把误差把控在正负25mil以内。

【新手避坑】

常见的报错情况是，在进行绕等长的操作过程中，蛇形线的拐角部位出现了直角或者锐角，又或者是绕线的区域太过拥挤，进而致使线与线之间的间距不足。

极其关键的缘由在于，蛇形线的设置出现了不妥当的状况，它默认的拐角模式呈现为90度，并且其振幅也就是（Amplitude）明显过大。

紧急迅速处理：于去拉蛇形线之前，于“Properties”面板那儿把“Style”变更为“圆弧（Arc）”或者“45度角”，并且把“振幅”依据实际存在的空间设定为2至3倍线宽（像10mil – 15mil这样），优先地在芯片的外围区域或者空旷的区域进行绕线。

电源平面分割如何处理回流路径

对于高速信号而言，其回流路径有着极其关键的重要性。当对DDR芯片的核电压也就是VDD，和IO电压也就是VDDQ电源平面进行分割的时候，一定不能把分割缝设置到关键信号线例如地址线的下方。要是存在必须进行分割的情况，那么应当在信号跨越分割缝隙的两侧之处，各自放置一个0.1uF的退耦电容，以此为高频回流给予最短的通路。针对关键信号层而言，优先去选用完整的相邻平面层当作参考地，比如说信号在L3层进行走线，那么L2层或者L4层应当尽量被设置成完整的地平面（GND）。

【新手避坑】

常见所出现的报错方面，是当系统在进行工作期间的时候，DDR这一部分呈现出不稳定的状况，经过测试之后发现，信号波形当中存在着明显的振铃或者是过冲的现象。

第一个原因是，回流路径受到了切断，这其中最常见的情况是，信号线下方的参考层属于分割的电源平面，并且在跨越分割处的时候，没有放置缝合电容。

赶快着手处理：运用“工具 – 信号完整性”启动预仿真操作，核查信号回流路径情况。针对每一根跨越分割的关键信号线而言，于分割缝隙两侧距离最近之处对称地安置两个0.1uF电容，电容的GND端径直通过打孔方式连接至主地平面。

这里，100欧姆差分阻抗，是DDR4通用的最优推荐值，此数值能于信号端口的电压摆幅与抗共模噪声能力之间，获取最佳平衡，并且，它还是大多数控制器以及DRAM芯片的默认设计期望值。就端接方案而言，板上面的串行电阻，也就是大约二十二欧姆的那种，适用于多数主控芯片驱动能力比较强的情形或者场景之中，其布局要靠近发送端；然而要是走线长度较长或者拓扑结构复杂的话，那就需要考虑采用并行戴维宁端接，虽说这样做会使功耗有所增加，可是却能够更好地抑制远端反射。我曾经碰到过一个高频完整报错的情况：仿真所显示的眼图是完全闭合的。一站式排查流程为，首先查叠层阻抗，查看其是否偏离百分之十以上，接着查等长，查看等长幅度是否超差，最后查端接，查看电阻值是否准确或者未进行放置，九成问题产生于这三步。

依托完全完整的参考层的那样的被本文陈述的布线办法，主要是适用于四层以及往上、拥有专门电源与地平面的PCB设计的。对于简单层级中的双层板而言，是因为没办法去提供完全完整的回流平面，故而高速信号质量将会大幅度下降的。这时替代的方案是，采用更为保守的时序裕量，大幅度降低时钟的频率；并且为关键的信号线提供“伴地”走线，也就是在它紧邻着的两侧平行地布置地线，以此来提供相对明确的回流路径，然而这会显著地增加布线的难度以及面积。