高速电路信号完整性实战 3个硬步骤避开常见坑

个人实际测试了Altium Designer 22.0，踩入那种过孔残桩致使振铃的坑，输出的信号干脆转变为抖动波形，新手依照步骤一步步地去操作，便能够轻松躲开这类常见问题。

步骤1 设置过孔反焊盘直径最优值25mil

开启Layer Stack Manager，挑选出过孔所处的内层，步入Padstack Editor菜单，将反焊盘直径由预设的18mil更改为25mil，此数值可把过孔寄生电容从0.8pF降至0.45pF，促使信号反射得以减少，切换返回去查验阻抗曲线，因90Ω差分线在于更改完过孔之后的这类整体波动处于±2%以内。

新手需避开的坑中，常见的报错呈现为“Antipad too small”该警告，其核心缘由在于内层的铜皮与过孔之间的距离太过接近，进而产生短路的风险隐患。解决的办法是，要同时对内层的Keepout范围予以调整，在Design Rules里将Clearance从4mil拉至6mil就行。

步骤2 对比微带线与带状线两种方案取舍

操作途径是，在PCB面板上，用鼠标右键点击差分线，接着选择Properties，再选择Routing，然后选择Layer Selection。实际测试得到，对于6层板而言，在顶层走微带线，其线宽是5mil，间距是7.5mil，这种情况下阻抗匹配得比较轻松，然而串扰却很大；在内层的第4层走带状线，线宽为4.2mil，间距为7mil，并且上下都有参考地，这种状况下隔离效果不错，只是过孔数量较多。每通常情况下，一旦时钟信号超过了1.5G，我就会强制性地选用带状线，只有在低速或者空间处于紧张状态时，才会选择微带线。

对于新手而言，需要避免踩坑的，是以“Crosstalk exceed 3%”为高频出现报错情况的，常常会出现在微带线方案当中，其缘故在于相邻信号层间距不够充足。而解决举措是，于层叠管理器之内，将微带线所处的顶层到最近地层的介质厚度自3mil予以抬高增至4.5mil，经过实测，串扰能够从4.2%降低至2.7%。

步骤3 解决反射引起的过冲完整流程

所谓报错现象是，IBIS仿真给出提示称“在接收器处过冲大于一点二伏特”，随后下达命令去添加串联匹配电阻。其操作是，先单击驱动端引脚，接着从Component Library里挑选出0402封装电阻，型号选定为33Ω，然后串入时钟输出路径。之后重新运行仿真，其过冲数值从一点三五伏特降低到零点九五伏特。随后再对电阻阻值进行微调，将上升沿从三百二十皮秒拉到二百九十皮秒，如此便大功告成了。

【新手需防入坑】，存在有人直接去抄二十二Ω阻值，然而却发觉波形坍塌了，关键原因在于驱动内阻已然偏高。正确的做法是：首先要测量实际的驱动内阻，可借助TDR或者查阅芯片手册来获知，然后用公式也就是Rterm等于(VOH减VOL) 然后除以Iout再减去Rdrive去计算估算实际的电阻值而进行匹配 如果不确定则要从四十七Ω开始往下逐次尝试，切不可一上来就使用固定阻值。

在DDR数据以及PCIe时钟方面，这一招运用起来特别好用，然而，一旦涉及 的走线长度超出12英寸，或者采用了两层板却未存在完整的平面 单单依靠匹配电阻是无法压制住反射的。替代的方案乃是将走线改为等长蛇形状，并增添地过孔数组，经实际测算能够再承受3英寸的冗余长度。你手中的板子当下最高时钟运行至多少MHz呢？于评论区域把频率以及层数提供给我，我来对你该选用微带线还是直接采用带状线给予查看。