高速电路信号完整性 实测三步搞定反射与过冲

本人实际测试Cadence Sigrity 2023，踩过DDR4数据线由于阻抗不连续致使信号塌陷的坑，新手依照步骤一步步去操作，便能够轻松避开这类常见问题。

第一步 设置叠层与线宽计算反射临界值

开启PCB Editor之中的Stackup Editor，寻觅到“Material”栏目将FR4介电常数设定成4.2，接着切换至“Impedance”选项卡，把目标阻抗锁定于50Ω±5%。经计算得出微带线宽采用0.12mm，差分对线距为0.18mm，如此这般反射系数能够压低至0.05以下。

新手需避坑，常见报错为“Target Impedance Not Reachable”，核心原因在于忽略了参考层距离，解决办法是将相邻 GND 层厚度由 0.2mm 调整至 0.1mm，重新点击“Auto Calculation”便可收敛。

第二步 终端匹配方案对比与选型

源端串联33Ω电阻这种方式最为省事，它适合用于时钟线，而末端并联50Ω上拉这种情况则适用于数据总线，实测源端的方案能够吃掉70%的过冲，但是它的上升沿会慢0.3ns，末端的方案波形干净，然而却会多消耗20mA的静态电流。

耗功低的器件选取源端部位，具备高速特性的双向总线必然是对应末端位置。你能够自行开展一次仿真操作：于Sigrity这一软件的“Termination Optimizer”板块当中分别加载两种不同的拓扑结构，查看“Eye Diagram”所呈现的眼高差出了150mV。

第三步 用TDR定位并消除残桩过冲

开启“TDR Wizard”，将探针放置于不合格走线的过孔处，查看阻抗曲线。发觉超出55Ω的尖峰便是残桩所在位置。切换回Layout，在“Route”菜单里运用“Backdrill”功能，设定钻入深度为0.3mm，把未被使用的过孔段全部去除。

全新手规避陷阱而言，高频率完整呈现出错提示“TDR measurement timeout ”意味着超出量程范围，其根源在于端口反射所带来的能量显著过强。完整的解决流转程序为，首先需要断开局部的星型拓扑结构，改换使用菊花链形式；接着将驱动端IBIS模型的Slew Rate从0.8V/ns降低至0.5V/ns；最终再次运行TDR，曲线便会变得平滑。

针对高频报错实战里，那句上面提及的“timeout”报错，需按照这样的三个步骤来处理：要先去更改拓扑结构，接着调整驱动强度，最后再去执行Backdrill，整个过程不会超过10分钟。

带有重要意义的关键参数之中，过孔那里的反焊盘直径，有着最为适宜的推荐数值是毫米零点五。其中缘由在于，它相较于毫米零点四而言，能够在容性突变方面多降低百分之十五，然而于毫米零点六的情况来说，又不会致使内层的非功能焊盘有所露出，依据实际测量，在DDR4处于两千四百兆赫兹的模式下，眼睛宽度能够提升零点二UI。

予以留心，此方法不适用于射频微波板（而言，是指频率在5GHz以上的那种），并且也不适用于柔性电路哟。可供替代的方案为：改而选用共面波导并加上电磁场全波仿真的方式，或者是直接去换用专门针对柔板所设计的专用阻抗条呢。

在你实际进行测量的过程当中，你曾碰到过那种反射波形呈现出类似“台阶”的样子，而并非是尖锐的峰状的情况吗，欢迎留下你的文字信息来分享你所拥有的波形截图。