#阻抗匹配

智行者IC社区 2026-06-09

本人实际测试DDR4 3200Mbps布线情况, 曾遭遇信号反射致使内存…

智行者IC社区 2026-06-02

本人对Allegro17.4版本进行了实际测试, 在差分对等长绕线时遭遇…

智行者IC社区 2026-05-28

自己实际测试了Altium Designer 24加上四层板设计, 经历了因阻…

智行者IC社区 2026-05-24

吾亲身实测Altium Designer 22版本，曾踏入信号反射以及串扰之…

智行者IC社区 2026-05-24

自我实际测试DDR3 – 1600高速电路设计，经历跨过信号反射…

智行者IC社区 2026-05-20

本人实际测试Allegro PCB Editor 17.4版本，踩过DDR3走线等长绕…

智行者IC社区 2026-05-14

笔者亲自测试了Altium Designer 19.0版本，踩过因多条线宽相互…

智行者IC社区 2026-05-10

个人实际测试了Altium Designer 22.0，踩入那种过孔残桩致使振…

智行者IC社区 2026-05-08

有过Altium Designer 22.6的实测经历，曾为默认线宽致使50欧姆…

智行者IC社区 2026-05-08

实测Altium Designer 22.6.1的本人，曾踩过差分对绕线后相位反…

智行者IC社区 2026-05-06

据本人实际测量Cadence Allegro 22.1，曾经历过因低频信号线随…

智行者IC社区 2026-05-04

本人实际测试Cadence Sigrity 2023，踩过DDR4数据线由于阻抗不…

智行者IC社区 2026-05-01

本人实际测试了Altium Designer 23.8.1这款软件，在此过程中遭…

智行者IC社区 2026-04-30

本人实实在在地测试过 Polar Si9000 V6.0 ，经历过因介质厚度算…

智行者IC社区 2026-04-29

实测Cadence Allegro 17.4的是本人，踩过差分对动态相位误差超…

智行者IC社区 2026-04-29

我亲自测试了Altium Designer 23.8.1，遭遇过DDR3数据线等长误…