三招实测：高速电路信号完整性设计避坑指南

本人实际测试DDR4 3200Mbps布线情况, 曾遭遇信号反射致使内存读写失败的状况, 新手依照步骤持续操作, 便可轻易躲开这类频繁出现的问题, 节省起码两天调试时长。

阻抗匹配到底怎么算

最关键的信号完整性方面的坑便是阻抗不连续这件事, 我手上所拥有的这块8层板, 其走线期望达成的是50Ω单端阻抗, 然而首次进行打样就直接遭遇失败, 操作的路径是这样的:

所计算得出的理论阻抗为49.8Ω。此乃表层走线的标准参数内容。新手切勿自行盲目胡乱编出价电常数, 务必要去询问板厂所给出的实测数值。

【新手需防】 常常出现的报错乃是阻抗计算得出的值偏离超过百分之五, 引发这种情况的最为关键原因便是, 所使用的叠层参数是默认数字。解决的方式是这样: 笔直地给板厂发送邮件去索要最终的叠层报告, 应当以报告里面的介电常数以及介质厚度作为根据, 可千万别省略这一个步骤。

第二步: 于Altium Designer之中进行规则的设置。进入Design, 接着进入Rules, 再进入High Speed, 然后进入Impedance, 勾选Match Net Impedance, 将目标阻抗填写为50Ω, 容差为±10%。留意此处仅仅是针对设计规则展开检查, 并非进行自动调整, 你需要凭借手动方式去更改线宽，以此来适配实际的板厂工艺。

报错情况呈现为规则检查出现 “Impedance out of range”, 缘由在于板厂最终所呈现的阻抗和经过计算得出的数值有着偏差, 快速予以解决的办法是, 让板厂出具阻抗控制报告, 按照实际测量所得的值来微调线宽, 举例来说, 倘若他们报告给你的数值是 49.2Ω, 那么你便直接将线宽调整至 5.8mil。

关键参数最优推荐值：过孔残桩

以高速信号而言, 最怕的便是过孔残桩这种情况, 它如同一个呈现出天线形态的物体, 会杂乱地对信号产生反射。对于关键参数的最优推荐值而言, 其中残桩长度需要控制在8mil以内, 其理由在于当运行3Gbps以上带宽信号的时候, 要是残桩超过15mil, 便会直接致使眼图出现30%的闭合状况。我清晰地记得那次进行调试的时候, 残桩达到了25mil, 进而使得眼图直接无法通过测试标准。

两种实操方案对比：蛇形线到底能不能打

你在DDR走线上经常遇到等长问题，这里有两种方案：

走蛇形线于表层, 可直接用来凑等长, 这便是方案A。其优点在于改版速度快, 无需进行换层操作。然而, 它存在着寄生电容急剧增加, 信号边沿渐渐变缓的问题, 并且在DDR4处于高频状态时, 容易出现时序违规的情况。方案B则是将线路换到内层, 采用走分段绕线的方式, 通过调整过孔位置来实现等长。此方案的缺点是改版速度迟缓, 另外还需要多打几个过孔。取舍的逻辑是这样的, 要是你信号的速率比1.6Gbps低, 并且层数处于紧张状态, 那么就要选择方案A ；要是速率比2.4Gbps高, 那就必须得选择方案B , 不然后续的眼图测试就会让你陷入崩溃的境地。

高频完整报错：DDR Training失败

DDR3 1600板子进行一次调整操作, 贴片之后Training遭遇失败, 出现报错代码为0x80000002。其核心缘由是Vref电压因串扰作用下被拉偏。完整的解决流程如下:

第一步, 使用示波器去测量位于DDR颗粒之处的Vref引脚, 结果发现电压呈现出波动的状态, 并且该波动超出了50mV, 而正常的情况应该是处于±25mV的范围之内。

第二步, 回溯电路, 察觉到Vref走线, 贴着CLK差分对, 走了2英寸, 串扰极为严重。

步骤三: 将一根20mil宽的铜皮当作Vref走线进行切割, 使其与CLK至少保持15mil的距离, 并且在Vref源端添加一个0.1μF的电容连接到地。

第四步, 再度进行上电Training, 成功予以通过。此坑的实质在于布局阶段尚未对敏感信号的隔离予以重视。

对于四层板及其以下的低频设计而言, 这个方法不太适用, 在那些场合中, 信号反射并不严重, 相比之下, 更建议优先去关注电源完整性以及去耦电容布局, 要是直接套用本文的过孔残桩控制规则, 反倒会增加成本。