Cadence 17.4 PCB布局实操 新手避坑指南

于我个人而言, 对Cadence 17.4版本进行了实际测试, 在此过程中, 遭遇过诸如元件飞线处于无法对齐状态、规则设置出现错误致使DRC运行无法通过这样的阻碍, 然而新手只要依照步骤逐一来操作, 便能够颇为轻松地躲开这类比较常见的问题。

原理图到PCB的元件布局硬步骤

第一步, 开启OrCAD Capture CIS, 挑选出原理图根目录, 施行菜单命令Tools→Annotate。于弹出的窗口里勾选Update Occurrences以及Unconditional Update, 保证全部元件位号自行重排成为U1、R1这类标准样式。提议选用Incremental reference update方式, 如此不会弄乱原本的位号基础, 仅为新添加的元件赋予编号。在完成之后, 点击OK, 去观察左下角的状态栏, 提示“Design processed successfully”的话, 那就意味着成功了。

不少新手忽视此步骤径直导出网表, 致使焊盘上出现众多标着问号的位号。报错情形乃是PCB Editor导入网表之际提示“Cannot match part”。关键出错缘由是原理图内部分元件位号存在重复状况或者为空。迅速解决的办法为: 在执行Annotate之前, 先行运行Design Rules Check一番, 以确保原理图不存在电气方面的错误。

在下一个步骤里, 要进行网表导出的操作。于OrCAD Capture这个软件之中, 将原理图根目录选区选中, 接着去执行Tools→Create Netlist这个步骤。于所弹出的窗口之内, 切换到PCB Editor页签的位置上, 在PCB Footprint这一栏选择telesis格式, 务必要确保Combined property string为{PCB Footprint}。随后点击OK按钮, 如此一来, 网表文件便能够在相同目录之下自动生成, 其文件名后缀是.net。此时确认一下生成文件的大小，太小说明可能漏元件。

【新手防错】, 常见的报错状况为“ERROR(ORCAP – 36055): 无法创建网表列表”, 其缘由在于, 在原理图之中, 有某一个元件的PCB Footprint属性呈现为空的状态。此时, 就应当回头返回至原理图, 双击有错误症状的元件具备的属性表格, 于PCB Footprint这一栏当中填入与之对应的封装名称, 举例来说像是SOP – :(8)!(0603)_, 封装名称必须要跟PCB库之中的名称完全一模一样, 不然倘若导入之后, 元件就会变成空的焊盘。

约束规则设置决定走线成败

对于关键的线宽线距约束之下的推荐值而言, 信号线宽为6mil，线距是6mil。该值依托于FR – 4板材以及常规2层板工艺, 它不但能够确保50欧姆阻抗匹配的基本要求得以达成, 而且还不会因线过于密集致使制板厂蚀刻出现不良状况。要是板子的空间较为紧凑, 那么便可以将线距压缩至5mil ，不过线宽不能低于4mil , 不然的话铜箔过薄就容易发生断裂。

关于写入规则的具体操作路径是, 在PCB Editor这个软件环境里, 通过执行菜单当中的一系列操作, 也就是选择Setup选项, 接着再选择Constraints选项, 然后从Constraints里进一步选择Constraint Manager选项。当选择完成弹出窗口后, 在窗口左侧查找一系列项目, 先选择Electrical项目, 接着从Electrical下选择Routing项目, 再从Routing里选择Physical Constraint Set项目。之后双击默认的DEFAULT行, 随后在Min Line Width这一列以及Min Line Spacing这一列当中, 分别填入数字6。记好了, 此数值属于全局默认数值, 要是你存在差分对或电源线, 那就得于对应的物理约束集当中单独去设置。

那需要留意的是, 新手常常会出现的失误状况是, 并不晓得在Constraint Manager那儿, 究竟要至何处去寻觅修改这个操作的途径入口。而在这里要告知正确应该处置的办法是: 首先务必得核实并且确保, 你已然借助Setup这个步骤, 再去往User Preferences方向进行操作, 从而开启了all_dynamic_forms这个开关才成，不然按照这样的情形来看, Constraint Manager就会呈现出那种灰色的、仅仅具备只读属性的状态。还有另一个很容易陷进去的地方: 当你完成修改这个动作之后, 一定得去点击File, 然后再选择Save去实施保存才行, 不然一旦你把窗口给关闭了, 那么所设置的规则就会自动地退回到默认设置的值那里去。

就两种实施操作方案进行对比, 方案A, 是采取手动方式, 逐条去设置规则, 其益处在于对于每个网络来讲, 均能够实施精细的控制, 鉴于此它适宜高速数字板；而那方案B, 是要将模板规则文件.dcf进行导入, 具体导入的方式凭借File→Import→Constraint来达成, 它适合模拟板或者低频板, 通过直接套用已然成熟的4/4mil规则。其取舍逻辑为, 若你的板子时钟频率超出50MHz这个阶段, 或者存在差分信号这种情况, 那就必定得采用方案A；要是仅仅是普通电源板, 或者是LED驱动板, 那么方案B在操作上会更为简便省事, 而且不容易出现错误情况。

有一则高频出现的完整报错 , 其内容为 “SPB_DRC – 119: Net VCC has missing clearance” , 存在一套一站式的解决流程 , 该流程先是要检查Constraint Manager里VCC网络有没有被归到POWER类当中 , 要是没有 , 则右键点击VCC然后选择Select Net Class再选择Power ；紧接着要确认Power类下的Clearance规则是不是被设置成了10mil以上 , 这是由于电源网络通常需要更大的间距来防止爬电 ；最终在PCB Editor里执行Display然后选择DRC再点击Update DRC , 重新运行一遍 , 当绿色报错点消失的时候就算修复完成了。

此方法不适用于拥有超过六层层数的多层板那种复杂射频板, 鉴于射频信号的阻抗匹配需求更为精细的层叠结构以及材质参数, 仅仅依靠线宽线距约束是远远不够的。简便的替代方案是运用Cadence Allegro的SI/PI仿真工具, 先去提取层叠参数, 然后再反馈至Constraint Manager里设置阻抗目标值, 如此方可确保射频信号不出现走偏情况。