高速电路布线走线实测 避开信号完整性坑点

我亲身进行了 Altium Designer 22 的测试, 用它来制作 4 层高速电路板, 在此过程中我遭遇了过孔反射以及阻抗不匹配引来信号眼图闭合的麻烦, 新手只要依照步骤逐个进行操作, 便能够轻易躲开类似的这些常见问题。

走线阻抗匹配

高速电路的核心要点在于对阻抗进行控制, 依照通常的做法, 我首先使用 Si9000 来计算单端 50Ω 阻值的走线宽度, 针对 4 层板而言, 常用的材质是 FR4, 其介质厚度为 6mil, 基于此, 线宽被直接设定为 6.8mil。当进行走线操作时, 将规则管理器予以打开, 于Route -> Design Rules -> Routing Width那里去设定最小值为 6.5mil, 推荐值为 6.8mil, 最大值为 7.0mil , 要是宽度超出了所设定的范围, 便会直接出现报错的情况。

1. 叠层与参考平面设置

于Layer Stack Manager之中, 将顶层设定成为信号层, 把第二层铺展齐全无遗漏的GND铜皮当作参考平面。按压下L键从而开启层设置, 把第二层网络统统更改至GND, 将铜厚设置为1oz。参考平面不可以存在分割, 不然走线跨越缝隙会致使阻抗发生突变。

【新手需避之坑】新手常常会犯的错误是, 参考平面选用了Power层, 却没有构建起完整的回流路径。这一点我亲自测试过, 若参考平面不完整, 就会导致辐射干扰出现, 还会造成阻抗偏移, 进而使得信号上升沿直接变缓。针对这个问题的解决办法是, 对于4层板, 要将第二层固定为GND, 底层同样铺设GND铜皮, 以此形成双参考平面, 并且要把BGA芯片底部的过孔全部连接到GND。

2. 差分对走线

与USB差分对相似的高速信号路径,于PCB平面中的Differential Pairs Editor内增添网络,将线路宽带设定成4.8mil、把线路间距设置成6mil走配线时, 左手按压T键选择差分对进行线路布设连线行为右手用拿着的鼠标点击印刷电路板上的焊盘此一操作时软件会自行计算长度的差值。我有着这样的习惯, 会把存在着的长度差, 控制在5mil这个范围以内, 一旦超出了这个范围, 那就会添加蛇形走线去进行补偿。

关于新手需避开的坑, 差分对间距得始终恒定, 绝不能出现一边宽一边窄的情况。当碰到焊盘位置时, 要进行锥形过渡, 在Route -> Un-Route里, 先把原线删除掉, 接着再运用Interactive Differential Pair Routing重新走线, 如此软件便会自动避让。我曾遭遇过这样的情况: 差分对的间距, 从原本的6mil陡然缩减至4mil, 随之阻抗径直下降到42Ω, 信号的反射极其严重。而正确的做法应当是, 维持间距始终不变, 在进行贴焊盘操作运用泪滴实现过渡。

过孔与回流路径

在高速电路当中, 过孔乃是反射的重灾区, 我通常所采用的过孔尺寸, 既有钻孔为8mil的情况, 也有焊盘是16mil的情形, 并且在Via Rules里将最小孔径设定为10mil, 然而实际上即便使用8mil也并无问题, 过孔的数量需控制在每100mil就有一个, 绝不能太多, 不然便是会增加寄生电容的。

3. 过孔放置与接地过孔

旁边放置信号过孔之后, 必须于每个关键信号过孔的近旁添加GND过孔, 两者之间的距离不得超过50mil。在Place -> Via当中放置好信号过孔以后, 先按Ctrl+C进行复制操作, 随后按V键粘贴至旁边。我常常会使用那种阵列式的接地过孔, 在IC的底部位置进行GND铜皮的铺设, 之后是整个一排地放置过孔, 它们之间的间距是40mil。

高速时钟信号过孔之时, 要是不存在相邻GND过孔, 回流电流将会绕着远路来走, 进而造成共模辐射。我曾遭遇过一回: DDR时钟线所对应的过孔旁边并未添加GND过孔, 经实际测量板子的辐射超出标准12dB。解决办法是, 在于过孔的正上方添加一个GND过孔, 并且在过孔的正下方也要添加一个GND过孔, 以此来形成三明治结构, 使得回流距离被缩短至30mil以内。

方案对比：盲埋孔 vs 通孔

4层高速电路建议采用通孔, 这是由于盲埋孔成本高昂, 且加工周期漫长。然而要是板子厚度超出1.6mm了, 通孔寄生电感就会变大呢, 此时就得改用1 – 2层盲孔加上3 – 4层埋孔的组合方案, 成本会增加大概30%, 不过信号完整性能提升20%。以我实际测试的情况来看, 对于厚度为1.6mm的厚板, 采用通孔时, 当DDR3频率达到800MHz的情况下, 眼图出现闭合的状况, 然而,在改用盲埋孔之后, 即便频率达到了1066MHz, 其仍然处于稳定状态。

完整报错：眼图闭合

将进行描述的情况是, 实际出现要说明的现象体现为, 就是在运用示波器去对高速信号予以测量这个行为动作开展之后, 最终所呈现出来的眼图画面发生了这样的状况, 也就是眼图处于中间位置出现了闭合的情形, 并且眼睛高度低于了200mV这个数值。而造成出现此种呈现这样现象这种情况的最为关键的致使原因在于, 存在走线阻抗不匹配以及参考平面不连续这两个方面的问题。处理步骤序列如下: 首先, 运用TDR实施测试, 以此来确定阻抗出现异常的位置点, 进而发掘出过孔或者走线拐角；其次, 于有阻抗异常的那个位置点, 添补GND 过孔或作出调整使走线宽度有所改变；最后, 借助SI仿真软件再次执行仿真操作, 把参数设定为Trise等于100ps、Z0等于50Ω, 核查确认眼图的高度已然归复到多于400mV之上。

对于这个方法而言, 存在不适用的场景, 那就是倘若板子的层数超出了12层, 又或者频率高于10GHz, 在此种情况下, 上述规则仅仅只能当作基础参考。而替代的方案是, 得改用高速板材, 这高速板材比如说就是Rogers 4350B, 并且还要采用背钻工艺, 与此同时, 还要运用三维电磁场仿真工具去做全波仿真。