PCB项目实战避坑指南 新手最易踩的3个设计雷区

本人试过Altium Designer 23.5的版本, 在信号完整性和电源完整性联合调试方面栽过跟头, 新手只要按步骤逐一操作, 便能轻易躲开这类常出现的问题。不少工程师在PCB设计项目中遭受重大损失, 皆是源于忽视基础规则, 觉得仿真可解决一切, 结果样板一到手就冒烟了。

1 布局阶段就埋下地环路雷区

在项目开启的首个步骤当中, 先别忙着摆放器件, 而是要先去开启原理图交叉探针这一操作, 将那高速信号链路还有高频时钟源寻觅出来。此种操作所对应的实施路径为, 于菜单栏里面找到「Tools」这一选项, 进一步点击其中的「Cross Probe」, 随后按住Ctrl键去点选那些关键网络, 如此一来软件便会自行将相应所关联的封装予以高亮显示。紧接着将界面切换至PCB编辑那个界面, 按下快捷键「N」, 往后再点击「Hide Connections」, 仅仅只保留呈现高亮状态网络的飞线展现。此刻手动去拖拽那些关键的元器件, 使得它们围绕着主控芯片排列成扇出的形状, 相互之间的间距要维持在至少2mm, 达成避免耦合串扰的目的。

新手要避开的坑是, 常见的报错情况为, 信号走过样板之后, 示波器测量出时钟沿存在过冲现象。其核心的原因在于, 布局的时候, 将晶振以及DDR颗粒摆放得太过靠近, 两者之间的间距不足1mm。快速的解决办法是, 按住Shift选中晶振, 按下「M」, 再按下「Move Selection by X,Y」, 输入X增加3mm, Y保持不变, 从而强制将它们分开。要不然后续进行调阻抗匹配也无法挽救回来。

2 叠层参数设错全盘皆输

开启叠层管理器, 操作的路径是: 「Design」-「Layer Stack Manager」。在此处一定要手动去设置每一层的厚度以及介电常数, 不要采用默认的值。建议使用4层板的结构: Top层为信号, GND层，电源层, Bottom层是信号。关键的参数是将电源层与GND层的间距设定成为0.2mm，原因是: 把间距缩小能够降低电源回路的电感, 抑制高频的噪声, 这比盲目地增加铜的厚度更加有效。选择FR-4作为介质材料, 将介电常数设定为4.5, 损耗角正切为0.02。

对于新手要避免踩坑而言, 常见的报错情况是在进行仿真的时候, 电源纹波显得过大, 这一数值超出了所设计的指标范围。其核心的原因在于, 在叠层管理器当中, 把GND层与电源层之间的间距设置成了0.8mm, 如此一来致使回路电感飙升到很高的程度。解决的办法则是, 马上回退到叠层管理器那里, 双击电源层右侧的「Core」栏，把厚度从0.8mm修改为0.2mm, 随后点击OK。修改完毕之后重新进行铺铜操作, 这时你就能够发现纹波仿真值下降幅度超过30%。

3 两种布线方案对工程周期的影响对比

方案 A: 通过手动方式来推挤进行布线工作。刚开始要按下快捷键「P」 , 接着再按下「Interactive Routing」 , 随后把线宽给设置成0.25mm , 线与线之间的间距设置为0.2mm。当完成一组信号的布线之后 , 按下「Ctrl +W」对整组进行调整 , 要是碰上空间不够充足的时候 , 就持有住「~」键临时转变为推挤模式。方案 B: 利用自动布线器来实现完全自动化的布线全程。其操作的路径是: 「Auto Route」 , 再选中「All」 , 在将布线规则设定好之后等待软件运行结束。

老是有种情况, 新手极易踏入的陷阱, 乃是对方案B盲目迷信。就实际项目来进行对比, 有一块6层高速数字板, 手动布设线路花费了6个小时, 在整个过程当中能够对串扰加以控制；而自动布设线路仅仅用了20分钟, 但是完成之后有3条差分布线跨越了分割区, 不得不手动进行回调。存在这样的适用场景, 方案A适宜DDR3及以上的高频接口、RF模块, 方案B仅仅适宜低速I2C或者GPIO走线的简单板子。核心的进行取与舍的逻辑是这样的: 要是交货的期限很紧迫, 并且信号的频率是低于五十兆赫兹的, 那么优先选择自动进行布线, 之后再进行手动的约束；要是频率高于一百兆赫兹, 那就老老实实地用手一根一根地去拉。

4 阻抗匹配完整报错一步解决

当高频信号结束行进后不久, 要来在进行阻抗连续检查这个操作的时候, 系统它突然弹出了报错, 这个报错的内容是「Unmatched net length detected on differential pair」。接着呢是有着一套完整的操作流程, 首先呢要去按下快捷按键「R」。然后呢按完「R」之后还要按下「Reports」。接着按下这里的「Net Length」 , 以此来查看差分对长度差情况。最后呀发现了正负线长度之间差了12mm , 而导致出现这种状况的原因呢居然是当时在走线的时候绕了不同的过孔。化解之道为, 挑选出短些的那根线, 摁下「Tab」键从而调出属性面板, 把「Routing Width」临时变更成0.3mm, 凭借手动方式绕蛇形线去补齐长度差。在绕毕之后再度执行Net Length报告, 以此确保长度差处于0.5mm范围以内。最终右键点击该差分对, 选取「Clear Error」, 报错因而消失。

这套流程对于常规的FR-4材质、4到8层板而言是有效的, 要是选取了高频陶瓷基板（例如Rogers 4350B）或者超过12层的背板, 其叠层间距参数就得依据厂家数据手册再次进行计算 , 简便的替代办法就是选用HFSS全波仿真去展开完整场强分析, 只是项目周期最少要多出2天, 这样的情况适合针对信号质量有着严苛要求的军工类产品。