差分对耦合约束实战：如何避免信号质量翻车

亲身进行了Allegro 17.4版本的实际测试, 经历过因差分对耦合参数设置不合适而致使信号眼图闭合的情况, 对于新手而言, 只要顺着步骤一步步去操作, 便能够轻易躲开这类常见的问题。

耦合约束的核心参数到底怎么设

单纯将两根线靠近, 这可不是差分对耦合约束的全部内容。在实际调试一块速率为12.5Gbps的SerDes板卡时, 遇到了这样的情况, 直接套用官方参考设计给出的间距参数, 结果反而出现了问题。问题的关键不在于经验值的盲目照抄, 而是在于线间距与参考平面的耦合关系的设置。

第一步, 开启Constraint Manager, 于Physical约束表里头寻觅DIFFP类型。用右键创建一个差分对总线, 将欲约束之两根网络拽入焉。关键之处在于: 于“Line Width”字段置入5mil, 于“Line Space”填入10mil, 此10mil乃差分对内间距, 并非对外间距也。把设置完成之后, 可别忘了去点击那个名为“Propagation”的选项卡, 接着对差分对等长目标值展开检查, 单位要选ps, 而不是选mil是重点所明确的。

新手最常犯的错误, 是将差分对内的间距, 错当成整组差分对之间的间距, 结果布线时, 发现走线挤成一团, 报错提示“Spacing violation, actual=5mil, required=10mil”, 根本原因在于, Physical约束表里的Line Space只管控同一条差分对内两根线的间距, 并非不同差分对之间的间距。关于解决的办法, 是要针对间距这一情况, 把不同差分对之间的间距放置到Spacing约束表的DIFFP_TO_DIFFP规则类别那里, 采取设置的行为做法, 通常会设定为20mil作为起始的参考数值。

进行第二步时, 要进入Cross Section编辑器, 接着设置叠层参数, 将差分对所在层的介质厚度设定成4mil, 把介电常数设定为4.2, 关键操作是勾选“Coupling”列, 把耦合度强行设定为-20dB, 这一步有很多人会跳过, 进而导致仿真结果与实际测试相差三倍。

新手要避开这个坑, 要是你没勾选Coupling列, Allegro就会默认按照单端线来计算阻抗, 差分阻抗会直接偏去到120欧姆以上, 报错的现象是“Impedance mismatch, differential impedance=128 ohms”, 解决的办法十分简单, 回到Cross Section, 将耦合模式从“None”改成“Edge-coupled”, 线宽维持5mil不变, 差分阻抗就会自动降低到100欧姆附近。

第三步, 于Routing阶段运用“Elongation”工具实施等长调整, 选中一对差分网络, 点击“Route>Elongation>By Delay”, 填入±2ps的容差范围, 在做调整的其间对右下角的“Skew”数值予以观察, 绿色意味着通过, 红色表明超标。

【新手需防入坑】需等长调好这般举措之后, Signal Integrity仿真出现报错情况, 报错内容为“Excessive jitter due to coupling”, 其缘由在于, 你仅仅重视了长度方面, 却未对耦合一致性予以关注。存在情况为, 有两段呈现等长状态的差分线, 要是其中一段是密耦合状态, 而另一段是松耦合状态, 那么由此导致的时延就会相差出4 – 5ps。关于解决该问题的办法是, 要把进行调整操作的蛇形线全部放置于耦合度处于均匀状态的区域, 不可在过孔较为密集的区域进行绕长线的操作。

两种耦合方案在什么场景下选哪个

有两种主流的差分对耦合实操方案哦: 一种是紧耦合, 要将对内间距设定为 3 – 5mil；另一种是松耦合, 需把对内间距设置成 8 – 12mil。紧耦合具备的优势在于其抗共模噪声的能力很强, 而且差分阻抗对于叠层误差并不敏感。当我开展 10Gbps 以下速率的工作时, 紧耦合方案下的眼图裕量能够高出 10%。然而到了 25Gbps 以上, 紧耦合的损耗反倒会变大, 这是由于耦合过度紧密会致使电磁场集中在两根线之间, 从而使得介质损耗增加得颇为明显。

还有一种情形是, 当板层空间处于紧张状态之际, 举例来说的话, 像把 12 层板压制成为 8 层板这种情况, 此时参考平面并不完整。在这种状况下, 松耦合方案会更为优良, 原因在于, 即便你处于视野中看不到完整参考平面的情况时, 依靠增大线间距同样能够维持 100 欧姆的差分阻抗。唯一要考虑的代价就是, 共模抑制比会下降 3 至 5dB, 假如 PCB 上面存在着强辐射源的话那就得慎重对待了。

具有关键意义的参数之最优推荐数值是, 对差分对内的间距进行设置，使其为线宽的2倍, 也就是在有着5mil线宽的情况下, 要搭配10mil的间距。其理由是非常简单的, 这是在介电常数为4.2的标准FR4板材的情形之下, 100欧姆差分阻抗最为稳定的一种组合。当叠层误差处于±10%的时候, 这种配置所产生的阻抗变化不会超过±5欧姆, 如此一来量产良率便有可保障了。

关于高频完整报错的这般情况, 其处理流程是这样的: 在某一时刻, 对6.25Gbps的XAUI接口进行了调试, 结果出现了报错, 呈现出“Differential impedance out of spec, measured=85 ohms”这样的内容。经过一番排查之后, 发现了一个情况, 那就是在参考平面之下, 存在着一个被挖出来的宽度为3mm的槽, 正是因为这个槽的存在, 进而导致了回流路径出现了断开的状况。一站式解决流程: 第一步, 于Cross Section当中把参考平面转变为相邻层的完整铜皮；第二步, 给挖槽区域的两侧添加上缝合地过孔, 其间距为30mil；第三步, 再度提取RLGC参数, 使得差分阻抗回升至98欧姆, 眼图从闭合状态直接开启至200mV的裕量。

这类非常规板材, 像柔性电路板或者陶瓷基板, 这篇方法并不适用, 因为这些材料介电常数与损耗因子差异大, 线宽2倍的规则得重新校准, 取代的办法是直接向板材厂商索要S参数模型, 运用Polar SI9000反向推导最优间距。