Cadence功能实测 新手必看3步避坑指南

实实在在、亲自做过测试的是Cadence 17.4，遭遇过差分对等长规则怎么都不产生效果的那种坑，将新手依照步骤一步一步去进行操作，便能够轻轻松松地躲开这类经常会出现的问题。

差分对等长规则怎么设

先行步骤：开启Constraint Manager以构建差分对。操作指引路径：于PCB Editor菜单栏之中，寻至Setup领域，再进入Constraints范畴，进而抵达Constraint Manager界面。于左侧的Electrical目录之内，依次点开Net项目，接着点开Routing项目，随后点开Differential Pair项目。在空白区域处点击右键，从中选择Create → Differential Pair，将正负信号网络进行勾选，给予其命名像是“USB_DP”。关键参数之中，Primary Gap的推荐值是5mil，其理由是依据1.6mm的板厚、FR4板材，5mil的间距与5mil的线宽相配合能够稳定地达成90Ω差分阻抗。

【新手需避坑】常见会出现报错，其内容是“Net cannot be added to differential pair because of different logic”，该报错的核心原因在于，两个网络并非是真正意义上的差分信号，又或者是其中的一个已经被占用了。有快速求解的办法，首先要确认原理图里差分对的后缀是_P和_N，要是不行的话，那就使用Create → Differential Pair from Netlist来强制解除占用。

第二步，需进行设置等长匹配组的操作，于CMgr之中进入Electrical，接着进入Routing，再进入Relative Propagation Delay，从中选中刚刚建立的差分对，之后点击右键选择Create，再选择Match Group，将Tolerance设为±5mil，随后要指派基准线，需点开组内网络，点击右键选择Set as Target，选取较短的线作为基准。现将两种方案予以对比，方案A运用静态相位调整方式，此方案适用于普通的USB2.0；方案B采用动态延时补偿手段，该方案适用于DDR高速信号。若板子面积处于紧张状态则选择A，要是信号速率超过1G那就选择B。

【新手需防入坑】等长表格之中Delta那一列皆为0，其缘由在于未开启分析模式。报错呈现的状况为：线绕行了许久，Timing Vision却毫无反应。解决的办法是：返回至CMgr的顶栏Analyze → Analysis Modes，将Relative Propagation Delay勾选且设置为On，接着点击Update，差值即刻显现。

布线报错怎么快速解决

第三步：运用规则并且环绕线路进行验证。将CMgr关闭，返回至PCB Editor，依照Route → Connect着手进行走线。在走线期间注视左下角的状态栏，Length以及Delta会实时更新。采用Route → Gloss → Add Accordion进行绕线，把锯齿高度设定为20mil，将间距设定为16mil。完成之后执行Route → Timing Vision，绿色条寓意着合格，若是红色则需要再次调整。

新手要避开的坑是，高频出现报错“ERROR(SPMHNI – 175): Constraints do not allow routing in this area”，其完整的解决流程是，先去检查CMgr里的Physical Constraint Set，从中找到Line Width和Min Spacing，而默认值常常只有4mil，这是太窄的。使之变为6mil，而后点击Edit → Properties，对整板进行框选，将NECK_WIDTH以及NECK_GAP同样同步至6mil。最终点击Update DRC，报错方可消失。此方法对于90%的布线与铺铜冲突均有 effectiveness。

本方法不适用啥场景

假如你所绘制的是柔性板亦或是射频微波板，那么上面那套间距为5mil的情况就不太适用了，柔板阻抗受到弯折的影响颇为显著，射频有着严格要求的连续介质。替代方略极为简单：起初运用Polar SI9000依据厂家叠层计算出实际的线宽以及间距，而后于CMgr里手动去覆盖相关参数，切莫生硬套用我的推荐数值。你制作的板子碰到过哪种怪异的报错呢？在评论区张贴出来，我来助力你瞧瞧该如何修改。