差分对等长匹配实操 手把手教你3步搞定等长误差

拿我自己实际测试Altium Designer 23.10.1来说，经历过在差分对等长匹配全都弄好之后，眼图测试却还是失败这种情况，对于新手来讲，只要依照步骤一个一个去操作，便能够轻轻松松地躲开这样一些常见的问题。

步骤一 设置差分对规则中的等长匹配容差

操作的路径是，从PCB Editor进入，再到Design Rules方面，接着是Routing部分，然后是Differential Pairs Routing，最后是Matched Lengths。处于该状态后，寻找到“Tolerance”这一项，填入5mil这个数值，并且勾选“Check net lengths”。这个5mil属于最优推荐数值范畴，与之对应的是约0.85ps的时延偏差状况，它能够确保USB 2.0/HDMI等信号的时序余量得以维持。倘若过于严格设定为1mil，会致使绕线面临困难局面，要是设定得过于宽松为10mil，那么就有可能引发数据丢包现象。

【新手避坑】

常出现的报错情况是，运行DRC之后，会提示“No matching lengths found”。之所以出现这种情况，是因为你对于差分对没有给予正确的Length Tuning规则。能够进行快速解决的办法为，回到Rules面板 ，在“Matched Lengths”当中，把“Differential Pair”类添加到完整范围 ，之后再将Scope重新设置为“All differential pairs”。

步骤二 手动绕线补偿差分对内长度差

操作的路径是，先选中差分对，接着点击存在于工具栏里的Interactive Length Tuning（其快捷键是U+R）。然后按Tab键弹出属性窗，将目标长度设定为较长那条线所测量得到的实际数值，把振幅选择为10mil，间隙选择为8mil。之后沿着差分对的路径均匀地去添加蛇形线，每绕一个弯就观察右下角动态长度的显示情况，一直到差值变为零。

【新手避坑】

通常出现的报错情况为，绕线完成之后长度显示呈现归零状，然而实际测量信号的时候仍然存在反射现象。其最为关键的原因在于将两条线过孔内壁的物理长度差给忽略掉了。针对此情况的解决方法是，开启3D视图去测量过孔的深度，举例来说，对于板厚为1.6mm的过孔其实际所贡献的长度大约是72mil，要手动把这一部分的差值补充到绕线计算当中。

两种实操方案对比

方案A也就是手动蛇形绕线：它适用于那样的场景板子密度高，并且差分对长度差小于50mil，其控制精准然而耗时。方案B是自动等长调节：凭借XSignals Wizard一键生成，适合简单差分对并且差值超过100mil的情形不过可能产生冗余绕线。取舍的逻辑是：差小于50mil时采用手动，差大于100mil时运用自动，处于中间范围则要看板子空间。

步骤三 运行DRC检查并修复常见报错

操行路径是，Tools指向Design Rule Check，再到Rules To Check，去勾选Matched Lengths以及Differential Pairs Routing。而后点击“Run DRC”，接着等待报告生成。若看到绿色对勾那就意味着通过，要是看到红色叉号便需要返回步骤二去进行调整。

【新手避坑】

超级高频的完整报错显示为：“Differential pair net lengths differ by 12.345mil” ，缘由在于过孔以及焊盘内部的铜皮长度没有被软件自动计算在内。一站式的解决流程如下：①手动去测量较长线的实际物理路径 （涵盖过孔）；②运用报告 – 测量距离工具精准地获取差值 ；③返回绕线环节额外补充这12.345mil ；④再次运行DRC直至通过。

针对速率超出10Gbps的高速串行总线情形（像PCIe Gen4这类型），此方法并不适用，鉴于单纯的等长匹配没办法将相位抖动问题予以解决。可供替换的方案是：转而运用HyperLynx开展时域反射分析，借助眼图仿真对布线加以调整。在实事求是的项目里，你碰到过等长匹配之后信号仍旧报错这等怪异的状况吗？欢迎在评论区域抛出来一块儿解决。