EDA工具实战手册 电子工程师手把手教你避开3大坑

实测Altium Designer 24.6.1给本人带来经历，踩过敷铜后DRC疯狂报错但却寻觅不到致使原因的坑，新手依照步骤一步步去做操作，便是能够轻松躲开这类习以为常的问题。

步骤1 正确设置规则优先级的完整路径

将菜单栏Design – Rules打开，于左侧规则树里，先对Clearance右键，接着选择New Rule，把它命名为Clearance_Power。把最小间距设定为0.25mm（此乃普通板厂双面板的经济安全值，若低于0.2mm便容易致使短路，要是高于0.3mm则会造成布线空间的浪费）。以同样方式再度新建Clearance_Signal ，将间距设定为0.2mm。最终于规则树的底部把Clearance_Power的优先级拖动至Clearance_Signal之上 ，随后点击Apply。

对于新手而言要避开的坑，存在常见的报错情况，即出现“Rule sequence causes impossible clearances”这样的提示。其产生的原因在于，多个间距规则的优先级处于混乱状态，以至于系统没办法判断究竟该采用哪个值。而要进行快速解决的办法是，打开Rules – Clearance，去检查每个规则的Where The Object Matches范围是不是存在重叠状况，然后把范围更为狭窄、要求更为严格的规则向上移动。

步骤2 敷铜参数设置的关键数值

点一下Place – Polygon Pour，于弹出的对话框里将Hatch Style设置成Solid (Copper Regions)，Track Width填0.2032mm（8mil），Grid Size同样填0.2032mm（8mil）。此数值契合多数板厂的蚀刻能力，敷铜之后不会呈现碎铜的情形或者出现孤岛。勾选Pour Over All Same Net Objects，取消勾选Remove Dead Copper。确认完毕便点击OK，接着用右键挑选Polygon Actions – Repour All。

新手需躲开的坑当中，有常见的报错情况，即敷铜区域呈现出空心网格，或者压根就不显示铜皮。其原因在于，Track Width大于Grid Size，或者这两者之间的差距太过悬殊，致使算法没办法生成填充。针对此的解决办法是，把Track Width设置为Grid Size的0.8至1倍，建议直接采用相同的数值。

步骤3 两种DRC运行方案对比

方案A（在线实时检测）：要维持Tools – Design Rule Check – Rules To Check全都处于勾选状态，然而需将Online列里面除了Clearance以及Short-Circuit之外的全部项目予以关闭。它适合复杂多层板，能够避免出现卡顿现象。对于方案B（离线批量检测）而言，首先需要按Ctrl+D来打开View Configurations，接着要将DRC Error Markers设定为Hidden，在完成布线之后要把它全部打开，然后再按T-D-R运行完整报告。它适合那种相对简单一些的双面板，并且效率会更高。其取舍的逻辑是这样的：要是板子的层数超过了4层或者器件的数量大于200个，那么就采用方案A，反过来要是不满足这些条件，那就采用方案B。

这种方法不适用于柔性电路板，也就是FPC，或者埋盲孔的那种设计，为啥呢，是因为这类板厂的加工能力差别特别大，就像那种有着0.25mm间距的情况可能就会报废。那么有个简易的替代方案，是什么呢，就是直接采用板厂所提供的DRC规则文件，就比如说像嘉立创的那个“JLCPCB_2Layer_Rule”，导入以后不需要手动去进行设置。

手头是否碰到过敷铜之后过孔形成一片似的那种怪异报错呢 ，欢迎在评论区抛出截图 ，一块儿剖析根源。