Cadence画板实战 新手避坑的四个关键步骤

亲测Cadence 17.4，曾遭遇原理图符号管脚号和PCB封装焊盘号不相匹配之情况，新手依逐一步骤进行操作，即可便捷避开此类常见问题。切勿一开始便急忙展开拉线作业，先要周全扎实搭建好库，这远远比其它都更为关键重要。

原理图封装引脚怎么分配才不报错

首先，开启OrCAD Capture CIS，将新建元件库的路径选定于项目文件夹的根目录之处，通过菜单Place→Pin以阵列形式放置引脚，此间Pin Number务必与PCB封装焊盘编号完全保持一致，就像三极管封装焊盘编号是1、2、3那样，原理图引脚便填写为1、2、3，切莫自行创建诸如E、B、C之类的。

【新手避坑】

存在常见报错情况，即出现“Pin numbers do not match”，或者在导入网表之后飞线全部变得混乱无序。其核心的出错缘由在于，原理图引脚编号运用了字母，然而PCB封装焊盘编号却是数字。有着快速解决的办法，要回到原理图库编辑器，双击每一个引脚，并把Number改为数字，保存之后再次去生成网表。

OrCAD导入PCB Netlist的正确三步操作

重要的参数Scope要选择Create Netlist Only，千万不要错误地选成Create or Update，就是这句，记住哦，别搞错了，可别弄混了，要选对，选Create Netlist Only，而不是Create or Update，要准确无误，别出错呀。

【新手避坑】

常见的情况是，在点击确定之后，会报出“ERROR(ORCAP – 36004)”，或者在生成网表之后再来导入Allegro时，会发现存在缺失元件的状况。而出错的原因，其一在于路径当中包含了中文或者空格，其二在于原理图封装名与PCB封装库文件名不一致。解决的办法是：项目路径要全部为英文，要打开原理图封装属性去检查PCB Footprint字段是否与.dra文件主名完全一致。

差分对规则参数设多少最合适

对于第三步来讲，要进入PCB Editor，接着在菜单里找到Setup，然后选择Constraints，再点进Constraint Manager，点击展开Electrical，进一步点击Routing，之后点击Differential Pair。这里要推荐USB 2.0差分线的设置，线宽设置为5mil，线距设置为7mil，目标阻抗设置为90Ω。设定理由在于，这个参数契合FR4板材，其板厚为1.6mm，铜厚是1oz，介电常数有着4.3，属于常见叠构，经过实际测量，眼图张开度处于最佳状态。

两组实操方案对比在此给出，方案 A 是手动推挤走线，它适合单对差分线且空间宽松的情况，虽然耗时，然而绕线精准，方案 B 为自动绕线生成，适用于多对差分线的密集区域，效率表现高，只是需要人工对转角进行微调，取舍的逻辑是，若板子尺寸大于 10cm×10cm 并且差分线超过 5 对，那就果断采用方案 B 之后再手动修正，小板子运用手动推挤的方式会更为稳妥。

DRC报错快速修复流程

第四步时，布线完成以后，去跑DRC ，菜单是Manufacture ，然后选择DRC ，之后是Update DRC ，此时报错“Line to Shape Spacing”频繁出现。流程为完整一站式解决：先打开Constraint Manager，接着进入Physical，再进入Line，然后选择Line to Shape，把原本默认的10mil修改成要改变成的6mil ，之后返回到DRC窗口，在窗口内勾选Reset Error Markers，最后点击Run。要是依旧出现报错情况，借助Display→Status→DRC Errors来确定坐标位置，通过手动方式推动线路使其远离铺铜的区域。

【新手避坑】

“DRC error: Line to Shape spacing violation”，此为完整报错信息。地铜与信号线的间距小于规则设定值，这是核心原因 ，其发生于铺铜动态更新之后。有相对快速的解决办法：别一味死磕去改规则 ，先看一看是不是信号线旁边存在孤立铜皮 ，通过Shape→Manual Void→Delete将孤铜删掉，之后再重新跑DRC ，这样做的效率要比改全局规则高出十倍。

上述方法对HDI任意阶盲埋孔板或者柔性板设计并不适用，原因在于那些场景下的阻抗控制以及叠构参数全然不同。替换方案如下：柔性板转换为线宽4mil ，线距5mil ，并搭配覆盖膜开窗补偿 ，对于HDI板而言 ，需要先进行SI仿真 ，之后再反向推导规则。你在画板过程之时 ，所碰到的最为令人头疼的DRC报错是哪一种类型？在评论区发出来 ，以便帮你查看。