Mentor Xpedition设计规则避坑：3步搞定约束管理器

自身实际测试了VX.2.14版本，经历过差分阻抗计算不准确的状况，刚入门的人依照步骤依次进行操作，便能够轻易躲开这类常见的相关问题。

1 完整核对CES层叠结构

将CES（Constraint Editor System）打开，其路径为“Setup > Constraints”。进入之后首要进行的事情，并非立马去更改线宽，而是把“Stackup”选项卡点开。在此处，每一层的介质厚度、介电常数（Dk）以及铜箔厚度都必须手动予以输入。比如说，FR4板材的Dk值一般设定在4.2至4.5之间，厚度依据板厂实际所提供的叠层表来填写，不能够凭借感觉去估算。

《新手需避之坑》，常见的报错情形为阻抗计算时偏差幅度较大。其核心缘由乃层叠参数同板厂实际状况并不相符，尤其突出的是参考层设置出现了差错。解决此问题的办法是向板厂索要最终的叠层确认表格，将CES里的“Impedance”计算器打开，逐个核对各项参数，以此保证阻抗计算所得数值与目标数值之间的误差处于±5%的范围以内。

2 设置差分对规则与耦合参数

于CES当中挑选出网络，以右键点击“Create > Differential Pair”进而创建差分对。关键的操作途径乃是选定新建而成的差分对，于“Properties”面板之内对线宽线距予以设置。推荐将差分线宽设定为4mil，线距设定为5mil，如此组合在通常的FR4板材状况下能够较为良好地把控100欧姆阻抗。随后在“Impedance”之下将目标阻抗锁定为100欧姆。

新手要避开这个坑，这一步常常会碰到因为耦合长度不足从而致使阻抗不连续的情况。核心的出错缘由是仅仅设置了单条线宽，却没有定义“Neck”模式也就说过密区域，解决的办法是在“Diff Pair”属性当中，把“Neck Width”打开，再把“Neck Gap”打开，将它们分别设置为3mil以及6mil，并且勾选“Use Neck for Matched Length”，保证走线在BGA区域能够顺利通过。

3 设定等长匹配与Pin Delay补偿

操作路径为“Setup > Constraints > Net Class” ，要把需要等长的网络归为同一类。于“Matched Length”组当中 ，去设置目标长度公差 ，比如说设定成10mil。此情景需要运用“Pin Delay”功能 ，其路径是“Edit > Properties” ，选中芯片封装 ，导入厂商所提供的内部绑线长度数据 ，这一项必须添加 ，否则绕线就白做了。

新手需避坑，高频报错情况为，绕线完成后长度报告显示合格，然而实际信号眼图测试却通不过。完整一站式解决流程如下，先打开DRC即Design Rule Check面板，勾选“Check Pin Delay”选项，接着重新运行长度计算，若发现误差，右键选择“Update from Fanout”，让软件重新抓取Pin Delay数据。如此这般绕出来的线才真正匹配芯片内部延迟，眼图才能张开。

关于两种绕线方案的取舍

在实际操作当中，对于DDR数据线等长这一情况，我一般会去对比“Accordion”和“Trombone”这两种拓扑结构。Accordion也就是手风琴式，它适合于在有限的平坦空间之内进行绕线，这样虽能节省空间，然而高频损耗会稍微大一些；Trombone即长号式，它适合在空间宽裕充足的区域来使用，其信号质量会更佳优越。要是面对的是走线密度颇高的消费电子板，那么优先选择Accordion可用来挤出布线空间；要是针对的是服务器或者工控板，优先选择Trombone能够保障信号的完整性。

此种方法是基于常规的FR4板材以及50/100欧姆阻抗体系的，它并不适用于高频FPC软板或者特殊陶瓷基板的设计。要是碰到软板的话，就需要把介电常数修正为大概3.5，并且开启CES里的“Flex”模式去重新计算。当你选用CES做等长时，可曾碰到过Pin Delay更新不上去的状况呢？欢迎留言来交流。