高速电路功耗优化实战：三步搞定层叠与去耦

高速电路功耗优化的基本思路

在进行高速电路设计期间，功耗方面的问题会对系统稳定性以及散热成本产生直接影响。当我处理多个处于GHz级别的高速项目之时，我发现，许多工程师仅仅将注意力集中于信号完整性，然而却忽视了对电源分配网络的优化。事实上，借助合理的层叠设计以及去耦策略，能够明显降低动态功耗以及静态功耗。接下来分享三个经过验证的优化方法，每一个都涵盖具体操作步骤。

如何通过层叠设计降低电源阻抗

第一步，于Allegro里把Cross Section管理器打开，将电源层跟地层相邻着放置，把间距控制在2至3mil。第二步，为高速信号层参考完整的地平面，保证每一对信号层都存在相邻地平面。第三步，在电源层与地层之间运用高介电常数材料，如FR-4把介电常数选择成4.2以上。如此便能将电源分配网络阻抗降低30%以上，减少开关噪声所带来的额外功耗。

去耦电容布局的实用步骤

从芯片手册出发，计算所需电容数量以及容值，一般运用10倍频程原则，将100pF到100uF组合起来使用。接着，于Allegro里创建电容库，依照从大到小的次序靠近芯片电源引脚放置，最小电容与芯片引脚的距离不超过200mil。然后，对过孔位置予以优化，每个电容借助两个过孔对称地连接电源和地平面，以此减少寄生电感。这样的布局能够降低高频瞬态电流的回流路径阻抗。

动态电压频率调整的实现方法

在FPGA或者处理器里头配置多个电压域，借由PMIC的I2C接口达成电压动态调节，这是第一步。在代码当中设置电压切换条件，像依据数据吞吐率自动把核心电压从0.9V调整到1.1V，此为第二步。于PCB设计之际将PMIC和负载芯片靠近，运用开尔文连接方式采样反馈电压，这是第三步。实测表明，在同等性能要求的状况下，动态调整能够把15% – 25%的动态功耗降低。

你于实际项目之间最为经常碰到的是哪一种功耗方面的问题呢？欢迎在评论的区域之内去分享你自身的优化经验呀。