#高速电路

智行者IC社区 2026-05-05

实测Cadence Sigrity 2023的本人，曾踩过DDR3时钟线不等长致使…

智行者IC社区 2026-05-04

本人实际测试Cadence Sigrity 2023，踩过DDR4数据线由于阻抗不…

智行者IC社区 2026-04-30

我亲自进行了Cadence Allegro 17.4的实测，遭遇过DDR3数据线串…

智行者IC社区 2026-04-20

被我实际测试过的Allegro 17.4，我曾踩过因DDR4数据线反射致使…

智行者IC社区 2026-04-16

在下亲身测试Cadence Allegro 17.4呢，遭遇过DDR3数据线等长绕…

智行者IC社区 2026-04-13

在实际测试当中的本人，针对HyperLynx VX.2.7进行了相关实测，…

智行者IC社区 2026-04-07

实际由本人测试Altium Designer 23.8.1版本，遇到过DDR3数据线…

智行者IC社区 2026-04-06

经本人实际测试Altium Designer 22.6.1，曾遭遇DDR3数据线等长…

智行者IC社区 2026-04-06

进行高速电路设计软件v2.0实测操作的是本人，在电源管理模块参…

智行者IC社区 2026-04-04

实测Cadence Sigrity 2023的是本人，踩过50欧姆微带线反射超标…

智行者IC社区 2026-04-02

我亲自进行了 Altium Designer 24.2 的测试，遭遇过因信号反射…

智行者IC社区 2026-03-29

亲身经历实测Cadence Allegro 17.4，曾遭遇DDR4数据组阻抗失配…

智行者IC社区 2026-03-21

高速电路功耗优化的基本思路 在进行高速电路设计期间，功耗方面…

智行者IC社区 2026-03-21

在于信号完整性（SI）实施控制的高速电路设计，其核心所在。不…

智行者IC社区 2026-03-18

高速电路设计，是当今电子工程师务必掌握的核心技能，它同产品…

智行者IC社区 2026-03-16

什么是PCB差分线 高速电路设计里，关键布线方式之一是PCB差分线…