Cadence高级功能差分对等长设置手把手避坑指南

本人实际测试了Cadence 17.4 Allegro PCB Editor，踩过那种差分对约束已经设置好了，然而绕线却怎么都不生效的坑，新手遵循步骤一步步去操作，便能够轻松躲过这类常见问题。

1 约束管理器创建差分对并设规则

将Constraint Manager打开，依照顺序逐个点击Electrical，接着点击Routing，随后点击Differential Pair。于左侧工作区，以右键方式进行选择，选“Create→Differential Pair”，把网络选好，将正负端填进去。那关键的参数Diff Pair Primary Gap所给出的推荐数值是5mil，其中的缘由是在多数情况下，针对于1.6mm板厚的、属于4层板的情况，于阻抗被控制在100Ω的时候，5mil的线距搭配上4.5mil的线宽能够让信号质量保持稳定，而且厂商标配工艺做起来也比较容易。

【新手需防入坑】创建之后规则尚未发生作用吗？报错所呈现的现象乃是走线依旧按照单端模式进行。缘由大多是没有将差分对分配至对应的Match Group。解决的办法是：返回到CM当中，选中刚刚创建的差分对，在Properties面板里把“Enable”勾选上，接着点击“Assign to Class”。

2 设置对内相位公差并调谐

先在Differential Pair之下寻得“Phase Tolerance”，接着录入目标值呀，像5mil这般。随后开启Route→Phase Tune，再轻点差分对线段的拐角部位。其操作路径是哩，于Options面板之中选择“Tune Leg Length”，把Target Length填写为50mil，将调谐幅度选定为0.5mil。这是两组经我实际测试得出的稳定的方案对比，方案A采用手动方式拉蛇形线，这种方式具备灵活性然而速度较慢，适用于低频且少量的走线情况，方案B运用Auto – Route→Phase Tune，此方式速度快却容易出现挤破间距的状况，适用于BGA扇出之后的批量调整。在此建议，对于高速DDR走线，要先通过手动确定好主干，然后再运用自动微调。

【新手防错】调谐之际软件僵住或者绕线幅度太大？出现报错“Phase out of range” ，其关键缘由是你未曾于Analyze→Analysis Modes之中将“Phase Check”开启。迅速化解办法应为：勾选成“On”，接着再度点击Phase Tune，把幅度参数调整至0.3mil，重新走过一遍拐点便可。

3 等长组匹配与完整报错解决流程

设置等长组时，先将相关的多个差分对或者单端网络进行选中操作，之后右键这一选中的部分，选择“Create→Match Group”这一选项，再把长度基准设定当作“Relative”，最后将Delta值设置为50mil。当出现高频完整报错“DRC error: Lenth mismatch > tolerance”时，解决流程安排如下：首先，进入Setup，接着进入Constraints，然后进入Mode，进而将All Length/Phase Modes设为“Enabled”；其次，打开Route，再打开Delay Tune，之后点选报错的线段，其目标长度需参照Match Group里的“Target Length”；最后，走线完成后点击Tools，随后点击Quick Report，再点击Length Report，以此核对偏差值。如果仍报错，删除原约束组重建，并重启软件刷新DRC。

【新手需防入坑】极易被忽视的一步：在更新约束之后，却未曾重新产生走线长度。其现象是，长度报告表明已经达到标准，然而DRC却依旧存在。究其缘由，是Constraint Manager里边的“Min/Max”和“Relative”彼此冲突了。解决的办法为：将Relative Propagation Delay里的“Scope”设定成“Local”，接着执行“Update DRC”。

此方法不适用的场景为：板子层数超过8层之时，或者信号速率高于10Gbps（像是PCIe 5.0的情况），单纯借助约束管理器去匹配大概够呛。这是由于过孔残桩以及玻纤效应会对相位产生影响。简易的替代方案是说：第一步依照这个流程去完成粗匹配，接着将其导出到Sigrity进而进行前仿，随后需把多出来的延迟补偿添加到等长组Delta当中。

你有没有碰到过那种围绕着线进行操作之后，DRC不管怎么清除都没办法清除掉的状况呀？在评论区域把报错的代码投递出来，我来帮你一同查看。顺便顺手点一下赞，转发给那些仍旧正在遭受着差分对困扰折磨的同事吧。