高速电路原理：实测阻抗匹配3步解决信号反射

实测Cadence Sigrity 2023的是本人，踩过50欧姆微带线反射超标这个坑，新手只要跟着步骤一步步去操作，便能轻松避开这类常见问题。

1 精确计算层叠结构与阻抗值

开启Stackup Editor，开展8层板的设置操作，施以FR4材料的分配（其中Er等于4.2）。于Prepeg层当中放入厚度为4mil，目标阻抗为50Ω的设置，软件依据1oz铜厚自动算出6mil的线宽。将6mil推举为最优数值，原因在于依据实际测量该线宽情况下反射系数小于5%，且对损耗与布线密度进行了兼顾。

【新手躲开坑洼】，平常会出现报错“Impedance not matching”，关键缘由忘掉了阻焊层所带来的影响。迅速解决的办法是：于Impedance Calculator里勾选“Include Solder Mask”，并且手动填进阻焊厚度0.5mil，再次进行计算便可达成匹配。

2 两种端接方案对比与选择

于PCB Editor之中，选中高速信号线，接着右键点击Properties选取，勾选“Add Series Termination”而后设置22Ω串联电阻；又或者选择“Add Parallel Termination”并接驳到VTT。串联端接的功耗较低，适宜用于点对点的情况；并联端接的匹配更为彻底，适用于DDR多点总线场景。高速DDR4地址线建议选择并联方式，原因在于其能够吸收多次反射。

对于新手而言的避坑提示，常见的错误情形是，将用于处理串接的电阻放置在了起着接收作用的一端，而正确的放置位置应当是靠近负责驱动功能的一端，而且还存在并联电阻数值计算出现错误的情况。实现快速解决问题的作法是，先对IBIS模型输出的阻抗Ro进行测量，然后得到串接电阻应该等于50减去Ro这个数值，对于并联电阻则直接选取50Ω，此数值要与Zo保持一致。

3 解决反射超标的完整流程

运行Sigrity SystemSI，将PCB以及IBIS模型进行导入，设置PRBS 10Gbps的激励，执行TDR仿真。针对高频报错“Reflection exceeding 15% at U1 pin”存在一站式流程：首先要查找出现阻抗突变的位置点（此即为过孔），于Via Designer之中把反焊盘的直径从20mil扩展至24mil；接着针对每2个信号过孔添加1个地过孔；最后再次运行仿真进行验证。

【新手需防入坑】好多人曾对过孔残桩有所忽视，致使反射仍然不达标。绝对要设定背钻深度直至相邻层（好比是从L1钻至于L3），且于Manufacturing规则里开启“Backdrill”选项。

此类方法对于低于一百兆赫兹的模拟电路或者功率回路并不适用，原因在于反射所产生的影响能够被忽略不计。可供替代的方案情形为：低速情况下的信号直接通过手动方式进行绕线匹配，并不需要对阻抗进行严格把控。在你实际测量的过程当中有没有碰到过人更加隐蔽一些的反射方面的问题呢？欢迎在评论区域进行分享，点赞能够让更多的工程师在工作过程当中少走一些弯路。