高速电路抗干扰设计 新手必看的三步实操避坑指南

实际由本人测试Altium Designer 23.8.1版本，遇到过DDR3数据线串扰致使系统随机死机这样的棘手问题，新手若依照步骤逐个进行操作，便能够轻易躲开这类常见情形。

1 层叠结构与参考平面设置

开启那个名为Layer Stack Manager的工具，点按“Insert Layer”这个选项去增添四层板，其中分别是Top Signal、GND、Power、Bottom Signal。将关键参数里边相邻信号层与参考平面之间的间距设定成0.15mm，原因在于这样一个间距能够使得回流路径得以缩短，进而把环路电感控制在2nH以下，经过实际测量能够减少60%的共模辐射。于Design Rules当中把Clearance规则设置为0.2mm。

对于新手而言要避开的坑当中，常出现的报错情况是出现DRC提示，提示内容为“Plane spacing violation”。造成这种情况的核心原因在于，你不存在给GND层分配网络的行为，或者是在电源层进行分割操作之后，该层与信号层产生了重叠的状况。能够迅速加以解决的办法是，表示先双击GND层，之后在所出现的“Net Name”当中选择GND，然后运用“Place”之后选择“Polygon Pour”来再次进行铺铜的操作。千万不要偷懒仅仅改动间距，务必要重新推行一次规则检查。

2 去耦电容摆放与取值

于原理图里，针对每一个IC电源引脚，并联0.1μF以及10μF电容，在进行PCB布局安排的时候，将0.1μF电容紧紧挨着引脚去放置，其距离要小于或等于2mm，电容的接地端必须要打两个0.3mm的过孔，针对路径的操作是，通过Tools->Via Stitching，在选中电容焊盘之后，点击“Add Stitching to Net-GND”。将呈现推荐值的二十二欧姆串联电阻放置于驱动端，其缘由在于，该电阻阻值恰好与典型的互补金属氧化物半导体输出阻抗相匹配，进而能够把过冲幅度自一点五伏特抑制降低至零点三伏特。

实际进行测试之际，发觉电源纹波竟然高达200mV，其缘由在于电容接地过孔仅仅打了一个，致使回路电感过大 ，若你开启示波器查看，那时噪声的频率恰好对应着电容自谐振点出现偏移 ，解决的办法如下：将原来的过孔删除掉 ，凭借Ctrl +Shift +空格切换走线模式 ，从电容地焊盘引出两路 ，接着分别打孔 ，随后再补上一个4.7μF钽电容并联在远端。

3 差分信号等长与间距控制

针对USB 2.0或者LVDS总线 ，首先施行点击操作 ，点击Place ，再点击Directives ，后点击Differential Pair标记该网络对。于PCB面板把“Differinal Pair Routing”打开 ，对线宽进行设置 ，设置为0.2mm ，对间距进行设定 ，设定为0.2mm，，对等长约束予以设置 ，设置成±0.5mm。在实际开展走线操作之际利用“Interactive Length Tuning”把蛇形线调出，，将目标长度公差锁定为0.3mm。这里给出两种实操方案对比：方案A（单点接地）适用于<1MHz低频，方案B（多点接地）才是高速电路的正解——超过10MHz时单点接地会形成天线，必须每厘米打一个接地过孔。

当以新手身份进行避坑操作时，会出现高频完整报错情况，具体为示波器所测得的时钟信号，每隔20纳秒就会出现一个尖锐的毛刺，且该尖锐毛刺的幅度高达1.2伏特。之所以会出现这种情况，原因在于你没有进行等长操作，差分对的两根线，其长度之间相差了2毫米，进而导致共模噪声转换为差模。拥有一体式解决流程：首先，将这对线选中，通过按下Ctrl + D来把原走线删除；接着，重新运用“Interactive Routing”进行走线操作，在拉动的同时查看左下角的长度指示器；然后，当差值超过0.3mm时，按下Shift + T插入蛇形绕线；最后，执行Tools -> Equalize Net Lengths。完成这套操作之后，眼图张开度能够从35%恢复至92%。

结尾做个提醒，以上提及的方法，并不适用于射频微波电路，也就是频率大于10GHz的那种电路，或者大功率开关电源，这是因为分布参数占据主导地位之后，很容易引发自激振荡。要是你碰到了这种状况，简易的替代方案是，改用共面波导结构，在信号线两侧距离0.5mm的地方，全都打满接地过孔，这些过孔的间距是1mm。你在实际测量当中，遇到过哪些诡异的干扰现象呢？欢迎在评论区贴出你的板子照片以及波形图，咱们一同进行排查。