高速电路布线实测：3步避开等长与回流地坑

在下亲身测试Cadence Allegro 17.4呢，遭遇过DDR3数据线等长绕线之后出现时序违规这样的状况，新手只要依照步骤一步步去进行操作，便能够轻易躲开这类常见的问题。

高速电路布线叠层怎么设

开启Cross – Section Editor，逐个添加TOP、GND、SIG1、PWR、BOTTOM层次，固定参数：TOP层的微带线目标阻抗为50Ω，参照GND层的距离是4.2mil，线宽设定为6mil。介质层采用FR4，Er等于4.2。

【新手需防入坑】，常常出现报错“阻抗计算呈现不收敛状况”，其最为关键的原因在于，Material库之内并未设置损耗正切TanD。能够快速实现解决的办法是：于Material库当中挑选FR4标准参数，以手动方式填入TanD=0.02，再次点击Recalc便可。

差分对等长误差多少合适

进入Constraint Manager，点击Electrical，接着点击Routing，再点击Differential Pair。设置Primary Gap为5mil，设置Primary Width为6mil，设置Neck Gap为4mil。将对内等长误差强制锁定为1mil，这是关键参数的最优推荐值，因为1mil大约等于1Gbps信号上升沿的1/20，超过该值共模噪声会直接恶化。

新手谨防出错，绕线之后出现“Phase Tolerance Violation”提示，缘由在于手动绕线期间未使用Phase Tune工具。解决的具体方法：退回到尚未进行绕线的状态，点击Route按钮后进入Phase Tune选项，将目标长度设定为诸多线中最长的那一根，把误差填写为1mil，由工具自行完成绕线而顺利通过DRC验证！

过孔回流地孔怎么放

当高频信号进行换层操作时，点击Place→Via，选取孔径为10mil、焊盘为18mil的高频专用过孔。要遵循强制规则，在过孔周边200mil的范围内放置至少2个地孔，且地孔需紧密贴合信号过孔。提供两种方案进行对比：方案A是每一根信号单独配备2个地孔，这种情况下串扰最小，不过会占据面积；方案B是四根信号共同分享一圈地孔，这样能节省空间，但是间距要≥3倍线宽。对于高速高密度的情况应选择A方案，普通低速板则应选择B方案。

针对新手避坑而言，当仿真碰到 “S11 参数尖峰” 这种情况，这属于那种典型的回流路径不连续所引发的报错。其拥有一套完整的解决流程，首先第一步要去检查过孔反焊盘是否大于 30mil，接着第二步将其缩小至 24mil，然后第三步增加地孔数量到 3 个，最后第四步再度去跑仿真，此时尖峰便消失了。

柔性电路板以及超过50GHz的毫米波频段，本方法并不适用，替代方案是采用接地共面波导结构，地线要紧贴信号线两侧来走线。你实际碰到的高速板里，最使人头疼的问题是等长，还是回流地？在评论区交流交流，顺便点个赞分享给队友。