高速电路信号完整性 实测三步避开反射串扰

在实际测试当中的本人，针对HyperLynx VX.2.7进行了相关实测，经历过因阻抗不连续从而致使信号反射出现的坑，对于新手而言，只要依照步骤一个一个地逐步操作，便能够轻巧地避开此类常见问题。

叠层结构与阻抗计算

操作线路为，开启BoardSim ，接着开启 Stackup Editor ，而后设置TOP层铜厚为0.5oz ，PP介质厚度为4mil ，Dk为4.2。通过内置 计算器调出“Impedance”面板 ，将目标设定为50Ω ，线宽自动反向推算得出为5.2mil。

【新手避坑】

常见出现的报错是“Impedance mismatch > 10%”，其原因在于对阻焊层厚度有所忽略，能够快速进行解决的办法是在Stackup里新增Solder Mask层。该层厚度为0.5mil且Dk=3.5，之后重新计算便能够收敛到±5%误差。

差分对等长与相位匹配

操作途径：路由编辑器进入后，选中差分对对象，接着右键点击“差分对属性”选项，将线宽设置为5密耳，线距设定为7密耳，把对内等长误差锁定成1密耳。再借助“调整”按钮作出蛇形线，把步长设置成10密耳。

【新手避坑】

经由仿真察觉到相位偏差依旧超过了2ps，究其实质核心缘由乃是过孔长度未曾进行计算。其解决办法为，通过Tools → Via Model Library，添加8mil钻孔模型，勾选“Include via stub length”，将等长目标收紧至0.5mil。

端接电阻选型与反射抑制

操作的路径是，Assign Models之后做选中处于驱动端的动作，然后执行Add Series Termination这个操作，接着填写33Ω，这是关键参数的最优推荐数值。其理由在于，普通CMOS驱动输出之后的阻抗大概是12到18Ω，加上33Ω之后总的阻抗显示为45到51Ω，这样的数值贴近于50Ω传输线，反射系数低于0.05。

【新手避坑】

“Resistor power exceed 0.1W”此类报错频繁冒出，实际测量1MHz以上信号时，串联33Ω的情况下，瞬时功率达到0.125W，因而必须更换为0603封装的1/10W电阻，要是依旧发热，那么改用并联端接，即：Assign Models → Add Parallel Termination → 选择50Ω下拉至GND，功耗会翻倍，不过匹配更为干净。

两种方案对比

与之串联的33Ω电阻，适用于点对点样式的时钟线，其具备功耗较低的特性，大约为5mW，对二次反射的抑制能力较强，然而应用于多点总线时却会失效。

当处于并联情况时，阻值为50Ω，其适用于DDR数据组，它的静态功耗比较高，在3.3V的条件下是66mW，不过它能够将一次反射消除得较为彻底，并且眼图相较于其他情况张开幅度多30%。

高频完整报错一站式解决

“Overshoot > 15% Violation”这样的报错高度频繁地出现。步骤如下：首先，对驱动强度予以检查，在IBIS模型里将其从“Strong”转变为“Medium”；接着，把串联电阻从33Ω调整为39Ω；然后，于接收端添加钳位二极管模型（通过Tools → Diode Clamp → 选择BAT54）；最后，再次运行眼图，过冲降低到8%。

这里所讲的方法，对于背板连接器或者长电缆（长度大于12英寸）而言是不适用的，这是由于传输线损耗占据主导地位而导致反射情况出现。有关替代方案如下：可以改用预加重（Pre – emphasis 3dB）再加上CTLE均衡这种方式，或者直接进行CML逻辑电平的更换。你在实际开展调试的过程中，是否曾经遇到过端接电阻被烧糊的状况呢？欢迎在评论区展开交流，通过点赞分享的方式，让更多的兄弟能够避免走弯路。