高速电路布线实操：3个硬步骤避开90%的坑

经本人实际测试Altium Designer 22.6.1，曾遭遇DDR3数据线等长误差超过50mil致使系统随机出现死机状况的情况，新手只要依照步骤逐一进行操作，便能够轻易避开这类常见问题。

第一步 设置Class与规则 锁定等长目标

操作的路径是，先从Design进入Classes，之后在右键处添加Net Class，将数据线D0 – D7以及与之对应的DQS、DM添加到同一个Class之中。接着进入Design，再进入Rules，然后进入Routing，进而进入Length，新建一个名为“Matched Length”的规则，把Scope指向刚才所提到的Class。关键参数的最优推荐值是，等长误差限制设定为5mil。原因在于，DDR3的时序有着严格要求，5mil所对应的时延偏差大约为0.8ps，相较于常规的10mil，它更能够确保建立以及保持时间的裕量，而且还不会导致过度拉线。

有着新手避坑一说，有好多人是直接通过手动去拉线从而猜测长度的，然而等长表开始跑起来之后却发现相差了几十mil ，常见的报错情况是，DRC提示出现“Matched Length Violation” ，其核心原因在于，没有在规则里面设置参考线也就是Target Length ，解决的办法是，在Length规则当中点击“Start” ，然后手动去选择一根最为笔直的线当作参考 ，又或者采用“From To”方式来进行精确计算。

第二步 差分布线 阻抗匹配要锁死

操作的路径是：将Place点选后接着选择Differential Pair Routing，其快捷键是PD。先着手设置差分对：把Design选中然后找到Classes进而点击Differential Pair Classes，去创建新的Class并且将USB_DP/DN或者HDMI_CLK等添加进去。紧接着，于Rules → Routing → Differential Pairs Routing这个路径当中，去进行线宽以及间距的设置，具体数值为5mil/7mil，此数值对应着90Ω的阻抗，并且板厚是1.6mm，介质为FR4。存在着两种方案可供对比，其一为紧耦合，也就是间距小于等于2倍的线宽，这种情况下抗共模干扰的能力较强，然而在过孔附近进行调整会比较困难；其二是松耦合，即间距等于3倍的线宽，这种方案易于进行扇出操作，不过辐射会稍微大一些。在进行取舍时存在着这样一种逻辑，对于板内长距离走线的情况，一定要选择紧耦合的方式，而对于BGA出线区这个部分，则要选择松耦合以此来配合包地。

有一种情况是，新手需要避开的坑是，当差分对内等长误差超过2mil时，就会突出地使眼图变差。出现的错误现象是，USB2.0会降低速度变为1.1。造成这种情况的原因是，绕线仅仅在末端添加蛇形，却忽视了中间过孔所带来的延迟。能够快速解决的办法是，使用“Interactive Length Tuning”工具，按下Tab键调出属性，将步长设置为0.25mil，每隔一小段就进行小幅度绕线。

第三步 参考层与回流路径 彻底杜绝串扰

操作的路径是，Layer Stack Manager ，接着要确认信号层相邻的是完整的GND层，进行布线的时候要按Shift + S以单层显示，还要高亮当前的信号层以及参考层，高频状态下出现完整的报错以及一站式的解决办法是，报错的内容是“SI分析发现远端串扰超 – 30dB”，其原因在于参考层被分割了，像跨过了ADC模拟地和数字地这种情况，进而导致回流路径绕远了。解决步骤如下：首先，将原先所走的线路取消；接着，于参考层借助Polygon Pour绘制出跨越分割区域的连接桥，此连接桥宽度起码要有30mil；然后，在分割线的两边分别添加一对GND过孔；最后，重新进行走线并再次运行仿真，使得串扰降低至-45dB。

【新手需防入坑】不少人觉得地平面保持完整便可以了，却疏忽了过孔进行换层时所产生的回流，典型的现象呈现为：某高速时钟出现辐射超出标准的情况，检查的方法具体是，查看换层过孔周边0.5mm范围之内是否存在GND过孔，要是没有的话就补充上去，每两个信号过孔要配备一个回流地孔。

这套办法对柔性板也就是FPC或者单面板而言并不适用，缘由于缺少完整参考平面。可供替换的方案是，采用共面波导结构，在信号两侧进行包地操作并且每隔150mil添加过孔直至背面地，经过实际测量也能够达到800MHz的运行频率。这是本人亲自测试得出的有效结果，点个赞再离开呗？你最近在调试哪一种高速接口，在布线的时候卡在了哪一个环节？在评论区上传报错截图，我一旦看到就会帮你进行分析。