亲身经历实测Cadence Allegro 17.4，曾遭遇DDR4数据组阻抗失配致使信号眼图打不开的状况，对于新手而言，只要逐个步骤按照指引去操作，便能够较为容易地躲开此类常见问题……
亲身经历实测Cadence Allegro 17.4，曾遭遇DDR4数据组阻抗失配致使信号眼图打不开的状况，对于新手而言，只要逐个步骤按照指引去操作，便能够较为容易地躲开此类常见问题。
层叠结构怎么设
1. 开启叠层管理器（Stackup） ，戳击“Cross – Section”选项卡 ，于Material列选取FR – 4 ，将厚度一概设定为4.2mil ，铜厚为0.5oz。转换至“Impedance”选项卡 ，把目标阻抗填入50Ω ，软件自行算出表层单端线宽是4.5mil ，差分线宽4.5mil且线距5mil。
【新手避坑】
当出现常见报错“Impedance not meeting target”时，大多是由于参考层没有给予完整地平面，这时需要前往叠层内侧，将相邻层的“Plane Type”手动修改为“Plane”，接着将该层网络指定为GND，如此一来阻抗计算便会立刻收敛。
差分等长如何约束
2. 进到Constraint Manager里面，逐个点开Electrical，接着点开Routing，再点开Differential Pair，去新建差分对DQ0_DQS，把Primary Gap填写成5mil，将Primary Width填写成4.5mil，把Max Uncoupled Length限定为15mil。选取等长约束之时选Relative Propagation Delay，目标取值范围为±2mil，点击Pin Delay菜单，加载从芯片IBIS里导出的封装内部走线长度数据。且。
【新手避坑】
呈现出仿真报“Length mismatch”这种状况的情况有很多，大概率是没有导入Pin Delay，仅仅计算PCB走线长度根本起不了作用，因为芯片内部同样存在一段走线，要前往官网去下载DDR4的Pin Delay CSV文件，于Constrain Manager里借助“Import Pin Delay”一次性将其灌入，如此一来匹配误差便会直接归为零。
过孔背钻有必要吗
3. 对于从表层一直到内层的信号过孔，在Tools这个菜单里找到Padstack Designer，从中选中过孔，接着进入Backdrill选项卡，勾选“Enable Backdrill”，将背钻深度填写为8mil。在进行这个操作之前，要先去确认过孔结束层，可以使用Show Measure来量出Stub长度，背钻深度需要比Stub长度小2至3mil。
【新手避坑】
加工厂反馈，“Backdrill depth exceeds via length”致使无法进行生产。完整的解决流程是，回到叠层之中，去查清过孔实际的终止层，将Stub长度精确计算一回，比如说信号终止于第6层，过孔打到第8层，那么Stub就是第7、8两层厚度的总和。把背钻深度设为Stub总长减去3mil，重新生成钻孔文件，工厂那边一次通过。
呈关键参数最优推荐值的情况是，差分对内等长误差为正负2mil ，DDR4 – 3200的条件下数据有效窗口仅有125ps ，正负2mil换算的时间偏差是0.3ps ，要给时序留出充足余量 ，眼图处于居中状态且不会塌陷。
对比两种实操方案，分别是微带线（表层）以及带状线（内层）。微带线调试便利、过孔数量少，然而EMI辐射大，适宜消费电子这种成本敏感、空间局促的情形 ；带状线在上下两层地夹着的情况下布局，具备强抗干扰能力，不过要多打两对过孔，叠层厚度也需要进行调整，工业控制和车载板优先选择此方案。取舍较为简单，即跑高速又惧怕干扰就选用带状线，预算紧张且板子薄就老实地采用微带线。
超高频率下完整出现报错情况：仿真时弹出窗口显示“Reflection Noise Violation”，此提示指向的是DQ0信号。有一种一站式解决办法——先去打开阻抗曲线图，从中发现BGA焊盘的位置处阻抗突然急剧下降到42Ω，而导致这种情况的缘由是焊盘尺寸过大。接着在Pad Designer这个软件里给那个焊盘添加反焊盘（Anti Pad），将其直径从20mil扩大到28mil，随后再次提取拓扑，此时反射噪声降到了30mV，对规则进行检查后全部显示为绿色。
在高速电路设计之际，你所遭遇碰见的最为棘手难办的信号完整性方面的问题究竟是什么呢，欢迎于评论区域之中丢放出来，咱们一块儿进行拆解。
微信扫一扫 
