Cadence高级功能这样设置不踩坑 三步搞定等长与差分对

在下亲自测试Cadence 17.4 Allegro，遭遇过等长组规则设定完毕却不产生效果、差分对耦合怎么都调整不正确的状况，新手按照步骤逐一进行操作，便可轻易避开此类经常出现的问题。

1 约束管理器里创建等长组

进行操作时所遵循的路径为先到菜单Analyze，接着找到Constraint Manager，再进入Electrical，然后是Net，再去往Routing，最后是Relative Propagation Delay。 将目标网络选中，通过右键点击这一操作让Create起反应随后找到Match Group，为其取一个名为“DDR_DATA”的名字。 对于固定参数而言，要把Dly Tolerance安排为50mil，Scope要选择“Local”。

新手需避开的坑，常见的报错情况是，明明已经设置了等长规则，然而DRC绿条却并未显示出来。其核心原因在于，没有将在线分析模式打开。要快速处理，先是在菜单Setup那里，找到Constraints，然后给Enable Online DRC打勾，接着去到Analyze里面，再找到Analysis Modes，之后在分析模式中找到Electrical Options，在这其中把“Propagation Delay”以及“Relative Propagation Delay”都设置成On。

2 差分对规则最优参数设置

首先是操作路径，从Constraint Manager开始，进入Electrical，再到Net，接着是Routing，最后是Differential Pair。然后要选中差分对，找到右键Create，点击Differential Pair。最后是固定参数，Primary Gap要填5mil，Primary Width需填4mil，Neck Gap填8mil，Neck Width填4mil。如下为关键参数推荐值，其为5/4mil，也就是Gap/Width，给出此推荐值的理由是，在板材为FR4且叠构厚度达1.6mm的情况下，这个比例用于匹配100欧姆阻抗时最为稳定，并且据此实测得到的TDR波形最为平整。

新手要避开的坑，常见的报错情况是，差分线走到拐角那个地方发生耦合断裂，阻抗急剧上升。其原因在于，Gap跟Width的比例出现失调状况，或者没有启用相位匹配。能够迅速得到解决的办法是，将Diff Pair Analysis Mode设置成“Static Phase”，接着给Phase Tolerance设定为5mil，在走线的时候开启推挤模式。

3 两种等长绕线方案对比

方案 A，是采取手动绕线的方式，适合线的数量小于或等于 5 根的情况。要通过菜单 Route 到 Gloss 再选择 Add Accordion，参数选择“Trombone”，幅度设定为 3 倍线宽。方案 B，是进行自动绕线，适合线的数量大于或等于 10 根的情形。需通过 Analyze 到 Timing Vision 然后选择 Auto Tune，目标长度设定为最小数值加上 50mil。选取与舍弃的逻辑是，对于少量的线采用手动控制，如此波形会美观，针对大批量的情况运用自动方式，这样能节省时间，而在混合使用时，先是自动操作之后，再进行手动的细微调整。

【新手规避陷阱】，自动绕线出现报错，显示“No tuning solution found”。有着完整的一站式解决办法：第一步，检查等长组Target是否正确，这里必须是物理层面最短的那一根；第二步，将允许绕线的区域扩充两倍；第三步，把Max Tune Length修改为目标值的1.5倍；第四步，重新启动Constraint Manager后再运行。

高频完全报错呈现：绕线结束之后DRC报告“相位容差违规”。解决的流程如下：将所有绕线Gloss关闭，以手动方式推挤差分对内的长度差值，运用Delay Tune指令进行单根线路的补偿，每补偿5密耳便重新刷新DRC。

这一方法不适用于Cadence 16.3以及更早的版本，因为菜单位置存在差异，替代方案是，直接运用CMGR编辑规则表，或者升级到17.2以上。你在实际进行绕等长操作时，到底是对差分对内长度匹配更为头疼，还是对多根数据线组内误差更为头疼呢？在评论区交流一下，点赞收藏以防丢失。