Cadence设计规则实战：3步搞定约束设置与避坑指南

亲测Allegro 17.4，曾因约束管理器设置紊乱致使PCB返工，新手若依步骤逐一操作，便可轻易避开此类常见问题。

打开约束管理器的正确姿势

处于PCB设计界面之中，寻觅菜单栏里的Setup并向下拉，接着点击Constraints，随后挑选Constraint Manager，弹窗出现之后径直点击Physical选项卡，此处乃是对设置线宽线距而言的主要所在之地。千万不要去点击Electrical，好多新手一开始就把点的地方弄错了，最终设置了好长一段时间后才发觉规则根本就没有起作用。

【新手避坑】

常见的报错情形是，清晰地设置了线宽规则，然而在进行走线操作的时候，却并未予以遵守。其核心的原因在于，你没有在 Net Class 当中，将网络成功地分配进去。第一步，快速解决办法是，在Constraint Manager左侧，第二步，找到Net目录，第三步，在该目录下选中所有电源网络，第四步，接着右键点击Create Class，第五步，完成命名后回到Physical页面，第六步，把新Class的线宽从默认的4mil改成你所需要的值。

线宽线距参数怎么设最稳

具有关键之处的参数是那线宽最小值被推荐为6mil，其理由是极为简单的：于常规性的FR4板材具备1oz铜厚的情形之下，6mil乃是确保阻抗控制以及加工良率所处的成为优势状的处于平衡方面之点。倘若太细了那加工所存在的风险便会快速地升高，要是太粗了在BGA区域根本就无法进行扇出。在Physical Constraint Set之中寻找到Line Width，进行输入6，其单位是mil。

【新手避坑】

很多人在设置完线宽之后，就忘记去设置Neck Gap，进而致使在BGA区域进行走线操作时，软件自动出现报错情况。Neck Gap建议设置为4mil，并且要配合Min Line Spacing设置成6mil。要是这两项没有进行设置，那么当你在BGA内部进行拉线操作时，软件就会频繁弹出DRC，迫使你只能将在线DRC关掉，如此一来后期调整就会变成一场噩梦了。

差分对与等长规则一招搞定

于 Electrical Constraint Set 之中点击 Differential Pair，首先选定你所要进行设置的差分对网络，而后右键点击并选择 Create Differential Pair。作为100欧姆阻抗匹配通常可见的起始基点，关键之参数Primary Gap被设定为5mil，而Primary Width则被设定为4.5mil，等长规则借助Relative Propagation Delay予以设置，Delta值一般情况下被设定在5mil以内。

【新手避坑】

“Net has no differential pair properties”是高频完整报错，其原因在于网络名没有依照规范添加后缀哦，就像USB_D_P以及USB_D_N这样的情况呢。一整套解决流程是这样的，首先要去到Logic菜单里的Net Logic那部分，手动去更改网络名，要保证_P和_N匹配成对样况，之后再返回到Constraint Manager那里，重新构建差分对。一旦出现报错，它会直接不见踪影，这可比你去进行绕线调整相位要快上十倍呢。

来对比一下实操方案，常规走线要用刚才提到的标准值，要是碰到射频板或者DDR走线的情况，那就建议切换到区域规则模式，在Constraint Manager当中右键点击Create Region，专门给射频区域设定10mil的线宽，以牺牲一部分布线密度为代价来换取信号质量，而这个取舍得依据你板子的实际用途来决定。

刚柔结合板里的软板区域，这个方法并不适用，因为软板对于弯折半径有着特殊要求。替代方案是，将软板区域单独划分成Region，线宽要强制设置在12mil以上，并且不能走差分对内等长蛇形线，不然在弯折的时候铜皮就会断裂。