#阻抗匹配

智行者IC社区 2026-07-09

经过本人实际测试的Altium Designer 23.5.10版本, 本人曾踩过PC…

智行者IC社区 2026-07-08

实测 Altium Designer 2022.4.0, 体验了 PCB 层叠设置与阻抗不…

智行者IC社区 2026-07-01

实测Altium Designer 23版本的是本人, 曾踩过因差分对阻抗匹配…

智行者IC社区 2026-06-28

实测过DDR3 1600MHz的PCB走线, 本人遭遇过因信号反射致使系统随…

智行者IC社区 2026-06-26

我亲自进行了Cadence Allegro 17.4以及Altium Designer 23的实…

智行者IC社区 2026-06-25

这次是由我亲自进行了四层板高速CAN通信电路的实测, 过程中我遭…

智行者IC社区 2026-06-25

亲身经历实测Altium Designer 23版本, 遭遇过因差分线阻抗不匹…

智行者IC社区 2026-06-23

本课程面向使用 Cadence Allegro/OrCAD 的硬件工程师、FPGA …

智行者IC社区 2026-06-21

笔者亲自测试DDR4 2400MHz信号线, 曾遭遇信号反射致使数据时钟…

智行者IC社区 2026-06-18

我亲身进行了实测, 针对具有1.6mm板厚的四层板, 我踩入了这样一…

智行者IC社区 2026-06-17

于我个人而言, 对Cadence 17.4版本进行了实际测试, 在此过程中,…

智行者IC社区 2026-06-15

我亲身进行了 Altium Designer 22 的测试, 用它来制作 4 层高速…

智行者IC社区 2026-06-11

本人试过Altium Designer 23.5的版本, 在信号完整性和电源完整…

智行者IC社区 2026-06-10

亲身进行了Allegro 17.4版本的实际测试, 经历过因差分对耦合参…

智行者IC社区 2026-06-09

本人实际测试DDR4 3200Mbps布线情况, 曾遭遇信号反射致使内存…

智行者IC社区 2026-06-02

本人对Allegro17.4版本进行了实际测试, 在差分对等长绕线时遭遇…