#阻抗匹配

智行者IC社区 2026-06-18

我亲身进行了实测, 针对具有1.6mm板厚的四层板, 我踩入了这样一…

智行者IC社区 2026-06-17

于我个人而言, 对Cadence 17.4版本进行了实际测试, 在此过程中,…

智行者IC社区 2026-06-15

我亲身进行了 Altium Designer 22 的测试, 用它来制作 4 层高速…

智行者IC社区 2026-06-11

本人试过Altium Designer 23.5的版本, 在信号完整性和电源完整…

智行者IC社区 2026-06-10

亲身进行了Allegro 17.4版本的实际测试, 经历过因差分对耦合参…

智行者IC社区 2026-06-09

本人实际测试DDR4 3200Mbps布线情况, 曾遭遇信号反射致使内存…

智行者IC社区 2026-06-02

本人对Allegro17.4版本进行了实际测试, 在差分对等长绕线时遭遇…

智行者IC社区 2026-05-28

自己实际测试了Altium Designer 24加上四层板设计, 经历了因阻…

智行者IC社区 2026-05-24

吾亲身实测Altium Designer 22版本，曾踏入信号反射以及串扰之…

智行者IC社区 2026-05-24

自我实际测试DDR3 – 1600高速电路设计，经历跨过信号反射…

智行者IC社区 2026-05-20

本人实际测试Allegro PCB Editor 17.4版本，踩过DDR3走线等长绕…

智行者IC社区 2026-05-14

笔者亲自测试了Altium Designer 19.0版本，踩过因多条线宽相互…

智行者IC社区 2026-05-10

个人实际测试了Altium Designer 22.0，踩入那种过孔残桩致使振…

智行者IC社区 2026-05-08

有过Altium Designer 22.6的实测经历，曾为默认线宽致使50欧姆…

智行者IC社区 2026-05-08

实测Altium Designer 22.6.1的本人，曾踩过差分对绕线后相位反…

智行者IC社区 2026-05-06

据本人实际测量Cadence Allegro 22.1，曾经历过因低频信号线随…