Cadence新手实测17.4版本，库配置避坑指南

于本人而言，曾实际测试Cadence SPB 17.4版本，在此过程中遭遇过原理图符号库路径丢失这般的重大问题，对于新手来说，只要依照步骤逐个行动，便能够轻轻松松地躲开此类常见问题。

步骤1 配置本地CIS数据库路径

开启OrCAD Capture CIS, 单击Options，选CIS Configuration， 再点Browse一项， 挑出事先就已放置好的CIS.DBC文件。于Configuration File Path栏，透过手动方式填入D:Cadence_LibCIS_DB，参数Search Path则建议设置成D:Cadence_LibSymbols。最终点击OK进行保存。

【新手避坑】

常见出现的报错是“ERROR(ORCIS – 6250): Database file not found” ，其核心的缘由是软件默认的路径向着C盘临时目录进行指向 ，在重启之后会自动被清空。解决的办法是 ，首先要把所有的库文件统一放置在非系统盘的根目录 ，就像D:Cadence_Lib ，然后再按照上述的步骤重新选择一次路径。

步骤2 关联PCB封装名与Footprint属性

于原理图界面当中，将元件选中，接着点击右键选择Edit Properties，而后寻觅到PCB Footprint列。通过手动方式输入封装名，比如说SOP8_150MIL，参数数值一定要与焊盘库里面的.dra文件前缀完全保持一致。之后随即点击Tools，走向Generate Netlist，在此当中于PCB Editor标签页勾选相关选项Create PCB Editor Netlist。

【新手避坑】

出现报错“Pin number mismatch”或者“Footprint not found”。其出错的原因在于，封装之中的引脚编号，也就是（1,2,3…），与原理图符号引脚编号存在不匹配的状况，又或者是封装名的大小写并不一致。能够快速解决的办法如下，采用Allegro打开对应的.dra文件，仔细核对Layout → Pin Number，然后返回原理图去修改属性，直至达到完全一致的状态。

步骤3 设置差分对等长约束规则

开启Allegro PCB Editor，点选Setup，接着选择Constraints，随后点击Constraint Manager。随后设定静态相位容差推荐值5毫升，缘由是：在USB 2.0信号速率为480Mbps的状况下，5毫升对应大约0.4皮秒的偏差，这样既能够确保信号质量，又不会过度地限制线路铺设。

【新手避坑】

“Phase tolerance exceeded”这种常见报错出现的同时，有红色标记出现。其原因在于，两根线过孔的长度，与绕线长度存在差异，这种差异超过了5mil。一种能实现一站式解决的流程呈现为：首先，需要点击Route这儿，然后朝着Delay Tune进行操作；接着，在右侧所存在的Options面板那里去选择Phase Tune模式；随后，用鼠标去点中那条比较短的线，沿着路径拖动它从而让其自动绕线；再之后，在实时状态下观察左下角地方长度差值降低到小于5mil这般的情况；最后，运行Tools，再到Quick Reports，进而到Diff Pair Phase去确认呈现绿色便通过。

两种约束方案对比取舍

两层板、信号线最长为 5 英寸且布线宽松时，优先选用方案 A（静态相位 5mil），方案 B（动态相位 1mil）适合四层以上高速板（像 DDR 这种），不过需要更多绕线空间，取舍逻辑是，空间紧凑且速率低于 100Mbps 时，选择方案 A，有完整地平面且速率超过 400Mbps 时，必须采用方案 B 并加上屏蔽地孔。

高频完整报错一站式解决

报错呈现出“ERROR(SPMHUT – 46)”的情况，即无法打开焊盘叠层的报错情况，同时伴随着设计无法被打开的状况与现象。一种操作流程呢，①是要先开启Padstack Editor，然后点击File选项，接着找到其中的Open，进而从众多文件里去寻觅得到那个会出现报错提示的.pad文件；②是接着要点击Save As，将其另存到当前项目所处位置的./symbols文件夹当中；③再之后呢，在Allegro这个软件里，点击Setup，再找到User Preferences，然后点击其中的Paths分区，接着找到Library，把padpath以及psmpath这两项都添加进项目路径里；④最后要执行Place选项下的Update Symbols，勾选Padstacks以及Symbols这两项，再点击Refresh。完成后重新打开.brd文件即正常。

存在这样一种情况，本方法对于Cadence 16.6以及更低版本是不适用的，这是因为菜单路径存在较大差异，同时对于第三方导入的Altium工程也是不适用的，原因在于封装映射规则有所不同。要是你碰到16.6版本，那么替代方案是这样的：直接把所有焊盘路径都删除后，仅仅使用./symbols这单一路径，通过这种方式强制软件在本地进行查找。你在布板的时候，还碰到过哪些是Cadence所独有的、非常奇葩的报错呢？欢迎在评论区分享你的血泪经历，点赞以便让更多新手能够少走弯路。