PCB电源完整性实测 踩过PDN阻抗坑 三步骤新手避坑指南

我亲自进行了Cadence Sigrity 2023的实测，遇到过PDN阻抗曲线在30MHz这个频率点处出现超标情况，进而致使DDR4控制器发生随机复位现象，新手依照下面的步骤逐个进行操作，便能够轻松躲开这类常见的问题。

步骤1 导入PCB并设置叠层参数

将Sigrity PowerSI开启，点击File，再点击Import，之后点击BRD即括弧中Allegro，挑选你的.brd文件。于Layer Stackup窗口，手动键入每层的厚度，其中TOP层铜厚为1oz，Prepreg厚度是4.5mil，内层参考地为1oz，核心板厚度依据板厂实际情况填写为47mil。最为关键之处在于，目标阻抗Ztarget被设定为20mΩ ，此设定基于1.2V的电源 ，存在5%的纹波也就是60mV ，最大瞬态电流为3A ，经计算得出结果为20mΩ。

【新手避坑】

将后仿实行导入时出现报错“Stackup thickness mismatch”，其缘由在于板厂所给予的叠层公差超出了±10%。处理的办法是：径直与板厂实现联系，从而获取实测叠层报告。接着要把Prepreg实际压合厚度予以填入，不要轻信默认数值。

步骤2 添加VRM和负载模型

于部件面板通过右键操作选择添加VRM，选中VCC1V2网络，设定输出电压为1.2V，设定输出阻抗为10mΩ，在负载端选择主芯片的电源引脚，通过右键添加负载，将电流曲线选择为PWL模式，填写从0A至3A的跳变沿为1μs。有两组方案进行对比，方案A全部采用0402电容，是100nF与1μF混合的那种，方案B分别采用0402并100nF高频的，以及0603并10μF中频的。要是板子面积紧张就选择A，若成本敏感但是对纹波有要求。

【新手避坑】

进行仿真跑DC IR Drop操作时，所得到的结果竟然全部都是NaN。其缘由在于，VRM的地网络名称与负载的地网络名称并不一致 ，举例来说吧 ，VRM的地被称作GND ，而负载的地却被叫做GND_PWR。针对此情况的解决办法是 ，将地网络统一重新命名为GND ，并且在回路当中添加一个0V电压源用以作为参考。

步骤3 运行PDN阻抗扫频分析

点击Simulation，然后选择PDN Impedance，将扫频范围设置为从1MHz至1GHz，步长选择为100点，采用对数刻度。再点击Run，查看阻抗曲线是否在整个过程中都低于20mΩ。将高频报错“Convergence failed at 100MHz”完整解决的流程是这样的，首先要去查看电容模型是不是带有ESR/ESL参数，然后前往官网下载原厂SPICE模型进行替换，接着在仿真设置当中把最大迭代次数由100提升至500，同时将收敛容差从1e-3放宽为5e-3。

【新手避坑】

跑完曲线，在200MHz处出现尖峰，该尖峰超过50mΩ，其核心原因在于，电容布局间距过大进而产生反谐振。需快速修正，将100nF电容打散，每两个电容之间的间距控制在2mm以内，在参考平面挖空区域补上至少4个过孔进行缝合。

如果完成了上述三步，那么绝大多数低频DC – DC电源的PDN问题便能够得到解决。然而，此方法并不适用于射频功放或微波频段（大于2GHz）的情况，在那些场景之中致使寄生参数占据主导地位，所以需要改用3D EM仿真，比如ANSYS HFSS。要是你的板子频率超过了500MHz，那么建议直接采用混合求解器。你在调试PDN的时候遇到过哪一种奇葩报错呢？在评论区发布出来一起剖析，顺便点个赞让更多的硬件兄弟能够少走弯路。