测出Cadence Allegro 17.4的状况是我亲力亲为的成果，在这过程中遭遇了差分对等长绕得杂乱无方、总线组内时序始终无法符合要求这样的状况，不过新手只要依照步骤逐一操作……
测出Cadence Allegro 17.4的状况是我亲力亲为的成果，在这过程中遭遇了差分对等长绕得杂乱无方、总线组内时序始终无法符合要求这样的状况，不过新手只要依照步骤逐一操作，便能够轻易躲开这类常见状况。
1 创建网络类并设置基础线宽线距
点开Constraint Manager，于左侧寻觅Net Class，右击选择Create，进行诸如“DDR_Addr”这般的命名。将与地址线有关联的网络从右侧列表全部选中并拖拉进去。
对于新手们而言有着避坑方面的提示内容，好多新手在设置完类规则之后，去运行DRC时仍旧报出间距方面的错误情况，为什么会这样呢原因是这样子的，那就是默认状态下的Default规则其优先级没有被调低，要想解决这个问题需要进入Analysis Modes，在里面把Spacing Modes里属于你的网络类优先级拉到最上面的位置才行呢，要是不这样做的话，默认规则就会将你刚刚设置好的8mil间距给覆盖掉的哟。
2 差分对规则一次性锁死
于Constraint Manager的Differential Pair页面之中，首先先要挑选出你所需要的那一对网络，然后用右键去点击Create差分对。
【新手需避坑】，绕差分对的时候，相位怎么都对不上，究其原因在于，你绕线的时候没有启用“相位匹配”这种模式。
3 等长规则设置及误差范围
同样是处于Constraint Manager环境之中，进而进入到Relative Propagation Delay这个范畴里面。完成设置后切换至PCB界面，执行Route之下的Delay Tune，径直去绕蛇形线，软件会在实时状态下提示当下长度与目标之间的差值。
有新手需要避开陷阱，绕了好长的时间，结果显示长度已然足够，然而DRC却依旧是红色的。大概十次里有八九次，是基准线也就是Target选错了，或者是在绕线的时候没有关闭在线DRC。要去到Match Group属性里，确认基准线不是你随意挑选的一根短信号。绕线之前，务必要将Options里DRC的钩子去除掉，绕讫之后，再展开DRC验证，不然的话，软件会在一边绕线的同时一边产生报错致使绕线归于失败。
那关于差分对内间距为6mil这个数值，它是依据板厂常规的4mil工艺裕量以及100欧姆阻抗需求而反向推算得出的，要是太窄的话就有可能容易出现短路情况，倘若太宽的话阻抗便会偏离正常范围。在等长绕法方面，要是你的板子空间较为紧凑、仅仅相差几个mil，那么建议采用手动推挤绕线方式，这样能够快速完成收尾工作；要是空间比较充裕、相差的距离很多，那就采用自动绕线并结合手动微调，如此效率会更高。
最后提醒一个高频报错：差分对绕完相位还是红。完整的解决流程是这样的，先在Tools → Database Check中修复数据错误，接着选中报错差分对，之后按Shift+F5调出Phase Tune，然后沿着走线微调凸起，直至窗口内误差显示为绿色，最后在Tools → Quick Reports里导出Differential Pair Phase Report来确认无误。
这套配置所指向的是常规数字总线，像DDR、以太网这类，要是你在处理RF射频线或者高压隔离线，千万不要套用这套线宽线距。RF线要单独设置阻抗控制线宽，还要整段进行包地，高压线是必须按照安规要求单独设置间距，至少从20mil开始，优先保障安全间距。
当你进行绕等长操作之际，你是惯于将所有的线一股脑儿地全部绕罢之后再去统一展开检查，还是在绕完一根线之后便立刻开启DRC去检查一根线？欢迎在评论区域分享你的习惯。
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