#高速电路

智行者IC社区 2026-05-27

身为本人, 实际测试过四层板DDR3布线设计, 踩过因地面回路干扰…

智行者IC社区 2026-05-26

就本人实际测试过‌的DDR5 6400MH​z高速‍信号链路以及FPGA核心电…

智行者IC社区 2026-05-26

我‍亲自测试了DDR4 3200Mbps以及10Gbps SerD​e​s走线, 遭遇过信…

智行者IC社区 2026-05-24

本人实际操作Xilinx Virtex – 7 FPGA平台，遭遇过功耗估…

智行者IC社区 2026-05-24

自我实际测试DDR3 – 1600高速电路设计，经历跨过信号反射…

智行者IC社区 2026-05-20

本人实际测试Allegro PCB Editor 17.4版本，踩过DDR3走线等长绕…

智行者IC社区 2026-05-19

本人亲自测试了Cadence 17.4版本，在此过程中遭遇过信号出现异…

智行者IC社区 2026-05-14

在Altium Designer 22.7版本中，本人曾有过实际测试经历，踩过…

智行者IC社区 2026-05-10

经本人实际测试Quartus II 15.0和Cadence Sigrity 2023，曾遭遇…

智行者IC社区 2026-05-10

个人实际测试了Altium Designer 22.0，踩入那种过孔残桩致使振…

智行者IC社区 2026-05-05

实测Cadence Sigrity 2023的本人，曾踩过DDR3时钟线不等长致使…

智行者IC社区 2026-05-04

本人实际测试Cadence Sigrity 2023，踩过DDR4数据线由于阻抗不…

智行者IC社区 2026-04-30

我亲自进行了Cadence Allegro 17.4的实测，遭遇过DDR3数据线串…

智行者IC社区 2026-04-20

被我实际测试过的Allegro 17.4，我曾踩过因DDR4数据线反射致使…

智行者IC社区 2026-04-16

在下亲身测试Cadence Allegro 17.4呢，遭遇过DDR3数据线等长绕…

智行者IC社区 2026-04-13

在实际测试当中的本人，针对HyperLynx VX.2.7进行了相关实测，…