#信号完整性

智行者IC社区 2026-06-09

本人实际测试DDR4 3200Mbps布线情况, 曾遭遇信号反射致使内存…

智行者IC社区 2026-06-08

真切为本人实际测量检验Altium Designer 20版本, 经历过铺铜之…

智行者IC社区 2026-06-07

有本人亲自进行测试的Allegro 22.1版本, 体验过一组DDR4数据线…

智行者IC社区 2026-06-06

于我自身实际测试过Altium Designer 20此版本, 曾遭遇类似信号…

智行者IC社区 2026-06-04

是我亲自进行了 Altium Designer 24.2 版本的实测, 遭遇过因差…

智行者IC社区 2026-05-31

经本人实际测试Altium Designer 20, 遭遇过跨分割致使信号完整…

智行者IC社区 2026-05-30

亲测Altium Designer 22版本, 也试过Cadence Allegro 17.4版本,…

智行者IC社区 2026-05-26

本人自己进行了Mentor Xpediti‌o‌n VX.2.14的实际测试, 经历了…

智行者IC社区 2026-05-26

我‍亲自测试了DDR4 3200Mbps以及10Gbps SerD​e​s走线, 遭遇过信…

智行者IC社区 2026-05-24

经本人实际测试Cadence 17.4版本，曾遭遇诸多新手通常会碰到的…

智行者IC社区 2026-05-24

自我实际测试DDR3 – 1600高速电路设计，经历跨过信号反射…

智行者IC社区 2026-05-22

实测Allegro PCB Designer 17.4版本的是本人，踩过“高频信号走…

智行者IC社区 2026-05-20

进行实测的本人用的是Altium Designer 24.6.1版本，有过在DDR4…

智行者IC社区 2026-05-20

本人实际测试Allegro PCB Editor 17.4版本，踩过DDR3走线等长绕…

智行者IC社区 2026-05-19

俺个人亲自进行了Cadence Sigrity 2023以及HyperLynx 9.0的实际…

智行者IC社区 2026-05-17

经本人实际测试Allegro的17.4版本，曾踩过因差分对等长匹配不合…