高速PCB Layout实战：避开这3个坑，信号完整性立竿见影

是我亲自进行了 Altium Designer 24.2 版本的实测, 遭遇过因差分对阻抗失去控制而致使整块板子通讯失败的状况。新手只要依照步骤一点一点地去操作, 便能够轻易地避开这类常常出现的问题。这篇文章不阐述理论内容, 直接剖析我在最近维修一块四层板时所总结出来的分三步走的流程。

第一步 搞定关键差分对走线规则

将你已有的PCB工程予以开启, 朝着设计规则管理器（Design → Rules）予以走进。率先寻觅到Routing → Differential Pairs Routing, 去构建全新的规则, 要把像是USB_DP以及USB_DN那种目标网络给添加进去。在此处最为关键核心的是, 要使得线宽被设定成是0.25mm, 间距被设定成是0.15mm , 阻抗目标被锁定在90欧姆这个数值上。我在多次打样反馈中测出来的最优值是这个参数组合, 对于 FR4 板材而言, 其板厚为 1.6mm, 该参数组合能让差分阻抗最接近 90 欧姆, 从而避免因反射致使眼图闭合。

【新手避坑】

好多新手设定好规则后径直进行拉线, 然而板厂反馈回来的阻抗实测仅仅只有75欧姆。其核心缘由在于忘却在层叠管理器当中, 把参考层设置正确。一定要手动将差分对相邻的GND层厚度也就是Prepreg厚度填入0.2mm, 如果不这样做, 那么软件算出的阻抗会全是错误的。

第二步 优化电源回路与地线分割

在开始进行PCB布局时, 运用多边形铺铜（也就是Place → Polygon Pour）将所有GND网络铺成一个完整的块, 不要在电源层上切出孤立的小块。我有这样的习惯, 把主电源（像是3.3V）采用一条宽度为1.5mm的走线从电源芯片直接引到负载端, 避开任何电容的GND焊盘。之所以这样做, 原因是: 整个地平面能够提供具有最低阻抗的回流路径, 宽的电源走线可减少电压降, 避免高频信号在地平面上形成环路。

【新手避坑】

有的人喜好运用0欧电阻去分隔模拟地以及数字地,然而设若你于低频混合信号电路当中如此去做, 反倒极易形成天线, 正确的举措是径直将所有的地连接到一起, 不过要留神让敏感模拟信号与数字信号区域维持距离, 不要在地平面之上开槽, 有一回我碰见了ADC采数不准确, 到处排查了许久才发觉原来是因为地平面被一条电源走线给割断了。

第三步 处理高频时钟线与邻近信号串扰

对于时钟信号, 像25MHz晶振输出那样的, 其走线长度得尽可能控制在50mm以内, 并且不能平行于任何低速控制线超过10mm ；操作期间, 先于布线阶段手动将时钟线放置在内层, 还要使其两侧各自包裹一条GND护线, 这护线宽度是0.2mm , 护线两端连接上过孔至主地 ；在真实场景里, 护线间距设定为0.3mm的时候效果最佳, 既能抑制串扰, 又不会致使工艺厂由于间距过小而回收板子。

【新手避坑】

曾碰到一个经典报错, 板子打样回来后, 时钟信号上升沿有明显抖动, 原因是护线仅接地一端, 另一端悬空反倒形成寄生天线, 得把护线两端都打孔接地, 且护线自身不能有分支, 要是护线太长（超100mm）, 中间每隔20mm加一个过孔接地。

这套流程于实际项目中颇为有效, 然而它并不适用于射频板（诸如2.4G以上的那种）, 或者不适用于多层板超过6层的那种场景, 要是属于射频电路, 差分对尚需考量共模扼流圈布局, 并且多层板的层叠顺序得重新计算, 替代方案是直接借助仿真工具（像HyperLynx）先运行一回阻抗和串扰, 之后再着手画板, 如此便能避免返工。