Altium Designer减少跨分割实操：3步搞定信号回流路径

经本人实际测试Altium Designer 20, 遭遇过跨分割致使信号完整性出现问题的状况, 碰到过板子运行时莫名其妙出现报错的情况, 还经历过EMI测试未达标准的困境, 新手只要依照一个个步骤逐步去操作, 便能够轻易地避开这类常见的问题。跨分割究其本质而言, 就是高速信号的回流路径被电源或者地平面的缝隙强硬地切断, 信号只能绕路而行, 辐射以及串扰便全都产生了, 下面直接着手去修改。

第一步 梳理关键信号并规划平面分割

点开PCB文档, 率先凭借快捷键T+C步入交叉探测样式, 于原理图之内挑选所有时钟线路、差分对、DDR数据线路这般的高速讯号线, PCB里相应网络便会高亮显示。运用Shift+S单层呈现, 切换至顶层或者底层走线层面, 以肉眼逐一扫视这些讯号线的参考平面层面是否完整。着重查看它们有无跨越电源平面被挖空的区域。一种操作的路径是, 在菜单栏那里, 找到 Design 选项, 接着点击 Layer Stack Manager, 然后要去记下, 在当前的层叠结构当中, 参考平面的层号, 以及材质的厚度。

新手在进行相关操作时存在容易犯的错误, 那就是新手仅仅高度关注走线自身, 而全然不看对于信号回流的通路情况。在实际的场景环境当中, 当你看到有一条走线径直地延伸过去, 便以为不会存在问题, 然而参考平面层上面却存在一个较大的分割区域, 这样一来信号回流就不得不绕一个很大的圈子走很长的路。其核心的出错缘由在于参考平面并非连续不断的状态。而对于快速解决该问题的办法就是, 在层叠管理器这个工具当中, 将高速信号层紧挨着的那个平面层设置为GND, 千万不要偷懒而设置为电源层, 一定要严格按照要求来做。

第二步 调整分割线位置或新增缝合过孔

进到平面层里面, 依照 L 去开启层颜色设置，将那个电源以及地平面层设置成不一样的颜色, 以此便于进行区分。运用 P → L 这类画线工具, 去查看现存着的平面分割线。要是发觉信号走线横跨了分割范畴, 那么存在两个操作方案可供选择: 方案 A是, 挪移分割线, 使其躲开关键信号, 通过右键选中分割线边缘处的虚线, 朝着信号下方不存在交叉的区域进行拖拽。方案B: 于信号跨分割之处位于信号走线两侧紧邻所处, 借助手动方式打出一排经过缝合处理的过孔（经由快捷键P→V达成）, 以此促使回流能够在临近位置实现跳层。关键参数具备最优情形下的推荐数值: 把缝合过孔的间距设定成为相对对应最高频率信号对应波长的二十分之一, 以DDR3、800MHz作为适用例子来说明, 其推荐的间距达到≤0.8mm这样的数值。存在如此这般的理由: 倘若间距过于密集便会导致空间被无端浪费, 要是间距过于稀疏那么高频回流仍旧会遭到切断。

这里是新手需要避开的坑, 常见报错有这样的现象, 在调整了分割线之后, 发生了一种状况, 那个电源网络会产生DRC短路的情况。而核心地方出现错误的原因是, 在挪动分割线其时, 没有留意和关注到电源以及地的边界出现了重叠。迅速的解决途径: 通过 Tools → Design Rule Check 仅勾选 Clearance Constraint 运行一回, 查看何处出现短路情况, 返回平面层运用 E → D 删除多余的铜皮碎片。

第三步 使用规则驱动检查验证并微调

于规则管理器之中, 去新建一项规则, 其路径如下显示: Design → Rules → Routing → Matched Lengths, 将方才梳理完成的高速信号网络全部添加进去, 进而设定对应等长误差值（举例而言±50mil）。然后进行跨分割检查规则的设置: 从Design进入, 找到Rules, 接着进入Plane, 再找到Power Plane Connect Style, 选择Direct Connect。运行一次Tools里的Design Rule Check, 着重查看报告里是否存在“Un-Routed Net”或“Clearance Violation”的条目。那种高频率出现的、完整呈现的报错状况包括这样的场景: 在运行完DRC之后出现报错, 报错内容是“Split Plane Crossing Detected”, 紧接着会直接跳转至报错发生的位置, 然后通过右键点击选择Properties, 进而查看在那个平面层上该网络所归属的铜皮是否被分割成为了两块彼此不连通的区域。以一站式方式予以解决的流程是, 先进入平面层, 接着运用P → F去补一块小铜皮, 随后将断开的区域进行桥接, 此处要留意桥接宽度起码得是信号线宽的3倍, 之后再重新跑DRC直至无出错处。

针对于新手而言的避坑之处在于, 此步骤当中存在的核心坑点是, 有相当多的人在DRC报错之后, 就会手动去挪动线路, 然而却并没有对规则进行修改, 结果导致下一次进行改版的时候情况依旧如此。而正确的做法应该是, 将跨分割检查规则永久性地保存于规则文件里面, 之后导出成为.rul文件, 并且在每次制作新的电路板时直接进行导入, 以此来避免重复进行配置。

这个方法存在局限之处在于, 要是板子层数过少, 像仅有两层这种情况的话, 压根就不存在可供使用的完整参考平面层, 这样一来, 就没办法借助移动分割线或者缝合过孔去彻底解决跨分割的问题。有一个简易的替代方案是, 将关键的高速信号全都安排在同一层行走, 随后, 在这该层的两边地带采用粗地线包裹着进行走线, 如此这般就好像是人工去打造一个伪参考地平面, 虽说其效果比不上完整的平面层, 不过呢好在至少能够让辐射降低个三四个dB。