Allegro PCB布线实战指南：新手必看的3个关键步骤与避坑技巧

本人实际测试Cadence Allegro 17.4版本, 经历过阻抗计算存在偏差以及信号完整性出现报错的情况, 新手依照步骤逐一进行操作, 便能够顺利躲开此类常见问题。进行PCB设计, 特别是高速电路设计, 仅仅懂得原理图是不行的设PCB计, 布局布线的细节对产品成败起着决定性作用。许多初学者容易陷入参数设置的错误认知区域, 致使后期需要返工。今天这篇笔记, 不讲空洞的理论, 只讲我在项目当中反复验证过的实际操作干货, 助力你把线路走得美观且稳定。

为什么我的Allegro阻抗算不准？

许多工程师于完成线宽线距设置之后, 发觉仿真结果与预期不相符合, 其根本缘由在于参考层的挑选以及介电常数未达配平状态。于Allegro软件之中, 你务必要率先定义好Stackup（叠层结构）。开启Setup -> Stackup, 此处并非能够随意填入数字的所在之处。

对于FR – 4材料来说, 关键参数最优推荐值中, 常规双层板的建议参考厚度设定为1.6mm的板材, 介电常数Dk取值在4.2到4.5之间。若要做高频信号传导, 则建议将Dk微调节至4.3, 而损耗因子Df设为0.02。此数值乃是依托诸多实验得来的平衡点, 它既能确保信号衰减程度处于最小状态, 又不至于致使成本失去控制。在完成设置操作之后, 必须点击Apply进行保存, 不然重启软件后配置将会丢失, 之前所做的全部计算都会被判定无效。

新手需避坑, 常见报错为”DRC Error: Impedance mismatch”。核心出错缘由通常乃未指定信号层对应的参考地平面。解决办法是于Constraint Manager中 , 选中Net Class , 查看Spacing和Width规则之际 , 确保Reference Plane选项勾选无误 , 勿选”None”。

Allegro布线时如何平衡速度与质量？

于实际工程当中, 我们时常会遭遇赶进度以及保质量形成的冲突。这里就此给出两组方案的对比情况: 方案A乃是全自动布线器, 也就是Auto Router, 它适用于简易、低频且引脚数量少的板子情形, 其速度较为快速, 然而存有不可控的状况；方案B是依托手动交互式的布线流程即Interactive Routing, 搭配Constraint Manager来加以利用, 虽说耗费一定时间, 不过对于时序以及串扰的控制效果相当出色。对绝大多数的现代电子产品而言, 特别是那些涉及到USB的项目, 还有涉及HDMI的项目, 另外涉及DDR内存的项目, 强烈地建议要放弃全自动布线, 并且要全面地采用手动布线。

倘若在手动进行布线操作之际, 将“Dynamic Spacing”这项功能开启是非常关键且重要的, 它能达成于实时的状况下, 去展现出线与线之间所存在的间距究竟是不是契合DRC规则, 当你把线朝着其他网络的方向拉动靠近时, 要是其间的间距已然不足够, 那么红线便会即刻给出警示, 在这个时候, 切不可强行把线拉过去, 而是要对线路的宽度予以调整, 或者增添过孔去耦, 可要记住, 过孔的数量是越少越好的, 每增添一个过孔, 相应地就为其增加了一个寄生电感以及电容, 而这对于高速信号而言那可是极具致命性的。

请新手注意避开坑点, 那种高频且呈现完整状态的报错现象具体是“信号眼图闭合, 误码率高”。有一个能实现一站式解决的流程, 其一, 要去检查全部处于高速状态的差分对是不是等长的 ；其二, 得再三确认参考平面是不是连续的, 要防止出现跨分割进行走线的情况 ；其三, 在Constraint Manager这个软件里把Max Delay约束收紧百分之十, 以此强制软件对路径进行优化。

遇到DRC错误无法导出Gerber怎么办？

在着手准备生产文件之际, 最为经常碰到的便是DRC（设计规则检查）失败, 好多人尝试去忽略警告径直出图, 这可是大忌, 务必要将所有红色报错彻底予以清理。

开启Design, 进入Constraints, 再到DRC Editor, 此处罗列出全部违规点, 别逐个手工寻觅, 点击“Highlight All Errors”, 软件会于Canvas上以红色高亮呈现问题区域, 常见的问题是焊盘间距过小,或者是铜皮孤岛。碰上焊盘方面的问题, 查看Padstack的定义是不是准确无误；面对铜皮孤岛的情况, 运用Route -> Auto-Route -> Keep-Out区域来进行排除, 或者通过手动的方式去添加接地焊盘连接。

给新手的避坑提示: 较为常见的错误呈现为“Export Gerber failed due to DRC errors”这种情况。其核心的原因在于有着隐藏着的网络短路或者开路的状况。解决的办法是运用Design -> Update Design Rules, 再次运行一回完整的DRC, 在确保Zero Errors之后才开展导出操作。

此方法主要是适用于那种处于中等速度与高速之间的混合信号的印刷电路板设计, 对于纯粹涉及低频电源的电路板或者是单纯简易的发光二极管驱动板来看, 要是有过度繁杂的约束设置就会倒过来增加工作的量, 在这个时候就能把规则进行简化, 仅仅只需去关注基本的安全间距就行。