高速电路布线怎么画？这篇实战笔记全讲透

我亲自进行了Cadence Allegro 17.4版本的实际测量, 遭遇了信号反射致使时钟抖动、蛇形线阻抗不连续这两个极为严重的问题, 新手只要依照下述步骤逐一来操作, 便能够轻松地避开此类常见问题, 得以顺利进行。

第一步骤：设定叠层结构与阻抗参数

开启Allegro PCB Editor, 依照顺序逐个点击Setup, 再点击Cross – Sectio编辑器。在此处首先对8层板叠层予以定义, 分别是Top、GND这些, 当中包括Inner1、Inner2、PWR、GND、Inner3、Bottom。把每一层的厚度设定成为4.2mil。重要的设定参数为, 位于顶层的微带线其目标阻抗应当是50Ω, 则是经由调控线宽达到5.6mil, 以及介质厚度为3.5mil以达成。其中缘由是，该数值对于工艺的良品率与信号完整性起到了平衡的作用, 前提是线宽如若太细（为7mil）, 那么会占有过多的布线通道。

有新手需要避开以下常见报错, 即Cross – Section Editor里因为材料参数没进行赋值, 从而致使阻抗计算结果是0；其核心原因在于, 默认的介电常数乃是空气的值（也就是Er等于1）, 而实际的FR4介质应该是4.2；解决办法是, 将每层中间的Dielectric行选中, 在右侧的Material栏里改为FR4_370HR。

于Constraints Manager这个工具内的Physical规则范畴之中, 针对差分信号对开展设置操作——将其差分阻抗设定为100Ω, 线宽确定为4.2mil, 线间距明确为5.1mil。于此存在一个至关重要的取舍情形, 要是采用方案A（此为紧耦合, 线间距设定为3.5mil的那种）, 那么走线密度呈现出较高的状态, 然而公差敏感度也是高的那个, 并且加工成本会上升至15%。要是推行方案B（这是松耦合, 线间距为7mil的那种）, 则抗干扰能力更强大, 可占用面积就会翻倍。在实际的项目当中, 时钟线会选用方案A, 数据总线会选用方案B。

第二步骤：关键信号布线顺序与拓扑

先布置DDR4时钟对（CK_P／CK_N）, 点击Route, 接着点击Connect, 设定线宽为4.2mil, 设定差分间距为5.1mil。路径一定要走顶层, 要避开过孔区域, 长度控制在1780mil到1820mil之间。然后进行布地址/控制线的操作、拓扑采用“T型分支”的选择, 各个分支的长度差值不超过50mil。

对于新手而言需要避开的坑, 存在这样的报错现象, 在进行布线之后DDR4读操作的时序产生报错, 呈现出DQ与DQS的相位偏移超出了正负50ps。其核心原因在于, 位于T型拓扑之中一根分支走线长度达到了200mil, 然而另一根却仅仅只有90mil, 最终促使信号到达时间产生较大差异。迅速进行解决: 运用 Route → Delay Tune 的功能性作用, 针对短分支添加蛇形弯曲线条, 实现抵达两分支差值的补偿。

用于数据传输的数据线（DQ）是采用fly – by拓扑结构的, 从一个驱动器到每个负载部位的走线长度会以每次递增20mil的方式变化从而能降低同时翻转噪声（SSN）, 在实际操作的时候要直接在Constraints Manager的Relative Propagation Delay里设定组内等长公差为±5mil。留意: 要是芯片手册规定DQ组里所有线路长度差值小于或等于50密耳，就算放宽到正负30密耳也要优先确保信号完整, 不要过度去追求绝对等长。

第三步骤：过孔与返回路径优化

关键高速信号, 别采用默认过孔, 点击。 Setup → Via, 去新建一个过孔, 其钻孔为8mil, 焊盘是16mil即8/16mil, 让反焊盘挖空至处为24mil。因由此尺寸设定的过孔, 它所具有的寄生电容仅仅约为0.5pF, 相较于默认的12/24mil过孔而言, 要小上30%。

【初识者谨防】, 高频率下全然报错：10千兆比特每秒的信号眼图呈现闭合状态, 于仿效中目睹过孔之处回损竟高达负12分贝。具有一站式特性的解决之道存在如下流程: 其一, 需针对过孔周边状况展开检查, 查看是否存在完整的平面, 一旦察觉到换层之际跨越了电源分割带, 那么就要对过孔位置予以相应调整, 从而避开此状况；其二, 于过孔旁边添加一个GND过孔, 其间距设定为20mil, 以此方式去形成回路；其三, 如果即便采取前款措施过后依然无法达成预期效果, 那么便要将该过孔从8层板之中转移至信号层部分, 并直接进行扇出操作, 目的在于避免出现多次换层这一情况。

对布PCIe Gen3差分对而言, 于换层的地方那儿, 需要把GND过孔成对地去放置, 它们的间隔是15至25mil。我有实际测试过仅仅放置一个GND过孔这种情形那种状况, 结果串扰直接超出标准12%。

主要适用于这种状况的方法是, 针对8层及以上的PCB, 以及信号速率大于1Gbps的场景。要是面对的是4层板, 或者是像I2C、UART之类的低速信号, 那就完全没有必要弄得这么精细, 直接采用默认规则加上任意拓扑即可。其替代方案乃是去走普通微带线, 预先留出串阻, 到调试的时候再进行匹配。建议新手先从低速板开始练习操作, 在熟悉了叠层以及阻抗设置之后, 再着手处理高速电路的相关事宜。