高速电路布线实战：差分对等长和阻抗控制这样调

实测Altium Designer 24, 实测出Cadence Allegro 17.4, 踩过差分对等长差出200mil的坑, 踩过阻抗不连续致使信号眼图闭合的坑, 新手依照步骤一步步去操作, 便能够轻松躲开这类常见问题。

差分对等长绕线到底怎么走

首先来讲最令人头疼的差分对等长, 刚一开始的时候, 我一直都觉得软件自动绕线是能够解决问题的, 然而打板之后, DDR3 跑不了 800MHz 就出现报错情况了, 之后才弄清楚, 手动绕线才是最为关键的所在。

第一步, 开启PCB面板。选中你所要调整的那一对差分网络。比如说“USB_DP”以及“USB_DN”。在Allegro里运用“Route→Delay Tune”命令。在Altium里使用“Interactive Length Tuning”工具。先点击选择其中一条线。软件会标示出当前长度与目标等长差。最为关键的参数, 其最优的推荐数值是, 等长误差处于正负5mil范围以内, 不要将其设置成正负10mil, 原因在于, 要是高速信号走线超出5mil的误差, 那么上升沿时间将会直接变差10%以上。

第二步, 着手手动去绕那蛇形线。切莫心急贪快, 每次仅绕出一个“U”形的弯状, 弯折之时的间距需维持在至少三倍于线宽的幅度。就好比线宽是5mil的话, 间距便得为15mil。新手需避开的坑: 常见报错是在绕线之后DRC报出“Length Mismatch Exceeded”, 其缘由在于绕线之际没有锁定目标长度, 结果绕过了既定范围。解决的办法: 要先设定好“Target Length”的锁定数值, 方可以展开绕线操作, 如此软件会自行提示剩余的误差数值。

第三步, 完成环绕之后, 运用“Reports→Element”这一命令去查看实际的长度, 又或者是于Altium之中借助“Reports→Measure”逐片段进行测量。要是误差依旧处于±5mil范围之外, 那就去微调最后一段U形弯的深度, 而非整个重新进行环绕。

阻抗控制到底怎么算才准

不少人觉得阻抗控制便是让厂家依照 50Ω 来做, 然而拿回来一测量却仅有 45Ω, 信号反射直接就炸了。存有一组两种实操方案作对比, 方案 A 是依赖 PCB 厂家默认的叠层参数, 方案 B 是自己预先使用 SI9000 或者 Polar 软件的叠层计算器计算好, 随后发给厂家要求严格按照参数进行压合。经过实际测量, 方案 A 的阻抗实际值偏差能够达到 10%, 方案 B 则能够控制在 3%以内。出现需要走高速时钟的场景, 出现需要走DDR的场景, 出现需要走SerDes的场景, 这种情况下, 必须采用方案B；针对普通低速信号, 像是I2C、GPIO这类, 方案A在一定程度上能够勉强使用。

第一步, 开启Polar Si9000, 挑选“Surface Microstrip”或者“Coated Microstrip”模型，瞧瞧你走线处于哪一层。填进已知的叠层信息, 即介质厚度、铜厚、介电常数。例如FR4的介电常数通常是4.2, 然而高TG板材或许能达到4.5。当目标阻抗为50Ω时, 关键参数的最优推荐值是, 将线宽设定为6mil, 把介质厚度设置成4mil, 铜厚设为1oz, 并配合4.2的介电常数, 如此一来, 计算结果最接近整数, 且在加工方面也是最为理想的。

从第二步开始, 点击“Calculate”来算出实际阻抗, 要是偏离差值跨越正负2Ω这个值, 那么就要去调整线宽或者介质厚度, 之后再次进行计算。新手需要避开的坑是, 常见的报错情况是计算出来的阻抗值呈现标识“Out of Manufacturing Range”, 比如说介质厚度设定为二密耳然而铜厚为一剂盎司, 厂家根本没办法压制得如此之薄。解决的办法是, 将介质厚度调节到四密耳以上, 或者更换为零点五盎司的铜箔, 然后再度进行计算。

我曾算出阻抗为49.8Ω, 满心自信发给厂家, 然而回板检测时却只有44Ω。经多方查找发现原来是厂家所使用的PP片实际介电常数为4.6, 可我计算时用的却是4.2。有一次完整一站式解决流程是先向厂家索要实测的介电常数数据, 切勿采用资料上的典型值, 接着重新计算一遍叠层, 随后将新参数固化至PCB文件里, 再交由厂家进行确认, 最终阻抗稳定于49.5Ω且眼图完全达标。

这套方法于双层板、四层板、六层板之上皆已验证, 然而倘若你运用至超过十层的HDI板, 又或者叠层里存在埋盲孔致使介质厚度不连续, 这般情况下这些公式的精度便会降低。针对这种情形建议径直采用场求解器的3D模型予以仿真, 诸如Ansys HFSS, 而非依靠公式进行计算, 因为3D模型能够顾及过孔、焊盘的寄生效应, 其结果更为精准。