Cadence设计规则实操避坑指南

自己实际测试了Cadence 17.4 Allegro版本，经历过DRC（设计规则检查）报错怎么都运行不畅的困境对于刚入门跟着步骤逐个操作，便能轻易避让这类常见状况别期望软件自动为你处理所有事情，设计规则没设定好，后续修改版本能改到你诉苦。

第一步 打开约束管理器设置线宽线距规则

入到Allegro PCB Editor之中后，去点击菜单栏那里的Setup，接着点击Constraints，然后再点击Constraint Manager。于右侧的表格当中，寻觅你打算去设置的那个网络名称，诸如“VCC”或者“GND”这种。接着双击 Line Width 这一列，手动把 0.25mm（10mil）给输入进去。随后又再度双击 Line To Line 这一列，将 0.2mm（8mil）键入。当设置被完成之后，去按 Ctrl+S 来达成保存约束文档之事。

那些刚入门的新手们要避开陷阱，常常会是这样的情况，设置好了规则，然而DRC却依旧出现报错，其缘由在于没有将规则运用到物理层，这是必须要注意的，还得在Physical Constraint Set之中同步去设置相同的数值，不然的话软件就会按照默认去调用空白的规则，给出正确的解决办法就是，在Constraint Manager的左上角切换到Physical标签，然后再重复一回上述所提到的操作。

第二步 在布线过程中开启实时DRC检查

跟随进行点击操作，点击的是“Display”然后再朝着“Status”去点击，于弹出的窗口当中，对“Design Rules Check”选项之下的“On-Line”状态予以确认，该状态呈现为绿色，是这种情况。

对于【新手勿踩之雷区】，好多人在开启在线DRC之后，布线之际发觉线无法拉动，屏幕出现卡顿现象。而这是源于DRC Update Interval这个设置被设定得太短了。进入 Setup 选项，接着选择 User Preferences，之后进行搜索，搜索内容为“drc_update”，随后将 Allegro_drc_update_interval 的值设定为 10（秒），最后点击 Save，如此便能解决问题。

第三步 处理差分对与阻抗规则匹配

选好你所定义的差分对网络，像“USB_DP”以及“USB_DN”这样的，于Constraint Manager的Electricall标签那里寻得Differential Pair，轻点Create按钮，窗口弹出之时勾选两个网络名，再点击Apply。针对于阻抗控制而言，去点击 Setup → Cross-section Editor，依据板材厚度（像是 1.6mm 四层板这种情况）来填写 Impedance 目标值 100Ω，如此一来软件便会给出相关推荐线宽以及相应间距。

这里存在着一个关键参数的最优推荐数值，差分对相互之间的线路的间距设定为1.5倍线路宽度，例如线宽是0.3mm时配备0.45mm的间距，信号完整性以及制造良率都能够同时兼顾。要是你所使用的是薄板或者高频材质，诸如FR-4高频版，间距能够缩减到1.2倍，然而千万不要低于1倍，不然串扰就会急剧上升。

有两种实操方案可供对比，方案A呢，是手工布线的时候要逐对进行调整，它的优点在于比较灵活，然而却会耗费时间；方案B则是开启Allegro的Auto – interactive Phase Tune（在Route菜单之下），从而让软件自动实现等长，这种方案适合高速总线。对于新手而言，如果是做2层板并且引脚较少的情况，那就选择方案A，要是面对4层以上的复杂板子，那就直接采用方案B。

碰到遇到次数频繁的报错，在运行完DRC之后，出现了 “Differential Pair Phase Tolerance Violation” 这样的情况。

完备的应对流程是，优先去证实两根线的物理 length 差值，点击 Display 之后，再点击 Measure 来各自测量；接着选中较短的那根线，运用 Slide 指令（快捷键为 S）折出蛇形走线布局，每折一次便查看一番 Phase Tolerance 的状态；要是仍然出现报错情况，于 Constraint Manager 当中将 Phase Tolerance 的数值临时放宽至 0.5mm，待布线完毕后再把数值调回到 0.2mm 以开展最终核查。

这个方法普遍适用于常规的PCB设计，要是面对的是刚柔结合板，或者是超高频毫米波电路，像77GHz雷达板这种，Cadence自身所带的规则约束有可能难以满足使用需求，这样的话建议搭配第三方电磁仿真工具，例如HFSS来做预验证。还有一种替代方案，那就是直接运用Cadence的Sigrity插件去做后仿真校验，不过这需要额外进行授权，对于小项目而言根本不值得去开启。