AD软件新手避坑指南 这几个操作错误不改会白忙一场

我亲自进行了 Altium Designer 24 的测试, 遭遇过像元件库导入失败, 以及 PCB 走线莫名其妙短路这种常见的容易踩到的坑点, 新手只要按照步骤一步步去操作, 便能够轻松躲开这类常见问题。

元件库找不到原因出在哪

诸多新手一开始便于AD里点击“文件 – 打开”, 随后在整个硬盘中寻觅元件库, 然而却出现报错提示称文件格式有误。真正准确的操作途径是这样的: 首先去点一下位于左侧面板那儿的“Components”选项卡, 接着要在面板右上角处点击那个“Settings”齿轮图标, 随后再去挑选“Install”按钮, 随后在弹出来的窗口当中寻觅到你的.IntLib或者.SchLib文件。在此处存在一个关键要点, 那就是, 文件类型一定要选择恰当, 其默认状态为“Integrated Libraries”, 要是你所运用的是分离式库, 那么就需要切换至“SchLib”或者“PcbLib”。

【新手避坑】

报错里常见的一种情况名为“Failed to add library” , 其核心缘由在于AD针对库文件的路径存在着缓存机制 , 要是你对库文件放置选用中文路径或者路径过长 , 那么便使得加载存在败却结果 , 快速的解决方式为 , 将库文件复刻到C盘根目录下面的英文文件夹 , 像“C:Lib” , 随后再次开展安装 , 此办法我试验次数不少于20次 , 在多次尝试下每次都能成功解决问题。

原理图怎么正确画完并编译

绘制原理图之际, 初涉者尤为容易犯下之失误乃是径直拖动元件并连结导线, 进而于此结末编译之时涌现诸多“Floating Net Label”。所遵循的标准步骤为: 点击处于“Place”菜单之中的“Part”, 首先要挑选好元件, 接着按下Tab键对属性予以编辑, Designator是必须填写的, 诸如“R1”、“C1”这般, Comment则能够暂时保持为空。在进行连线操作之际, 需运用“Place-Wire”或者快捷键Ctrl+W, 当连接完那些关键节点之后，务必要加上“Place-Net Label”, 并且网络名应当是简短的且毫无重复之处。在最终之际, 点击“Project – Compile PCB Project”, 接着查看Messages面板, 其中绿色勾表示达成通过状态, 而要是出现红色叉, 那就需要进行双击以定位错误之处。

关键的参数有着最优的推荐数值, 其中走线的默认宽度, 给出的建议是设置成为0.254毫米这样的数值, 也就是10mil, 之所以有这样的理由在于, 这是呈现出最常见信号线状态的最小安全宽度取值, 它兼顾到了普通PCB厂家在加工的时候其实际具备的能力, 以及信号完整性方面的问题表现, 要是太细的话就容易出现断线情况, 而要是太粗的话又会占据空间。

【新手避坑】

超级频繁出现的报错是“Off sheet connector”, 缘由在于网络标签连接得不正确。快速进行定位的方法是, 在Messages面板双击错误所在行, 如此系统就会自动跳转至问题节点, 接着要检查那个节点的网络名是不是和另一端相互匹配。另外还有一个容易出错的地方是元件管脚类型不匹配, 举例来说就是把输入引脚与输出引脚直接进行了连接, 这种情况下需要前往Component Properties里将管脚类型更改成Passive。

两种布局方案到底怎么选

在进行PCB布局期间, 新手常常会处于一种纠结的状态, 这种纠结具体表现为是选择手动布局还是自动布局。经过两组实操方案相互比较之后, 其中方案一是手动布局, 它适用于对信号敏感的高速板, 就像单片机最小系统板这类。它的操作路径是, 先点击“Tools-Component Placement-Arrange Within Room”, 然后按照功能分区的方式拉出Room, 之后再凭借手动将元件拖动到Room里面。方案二的那种依据其自身特性可实现的自动布局, 是适用于仅仅是纯电源板或者是拥有低频且构造相对简单特征的板子的, 就像那个将 12V 转换为 5V 的降压板一样的情况。要开展相关操作之际需得点击处于特定位置名为“Tools – Component Placement – Auto Placer”这里面的相关区域, 然后从中选取被称作“Cluster Placer”的这种模式, 在选取该模式之后要执行忽略元件分组的操作进而直接进行全自动化的排列次序的确定。

何种取舍逻辑呢: 自行手动进行布局可进而把控走线路径, 还能够减少串扰情况, 然而却会耗费时间；自动推进布局速度快, 可是元件有可能相互聚在一起, 致使后续进行走线时出现困难状况。我给出这样的建议, 新手先起始于自动布局的方式, 接着手动去对关键元件的位置加以微调。

【新手避坑】

进行自动布局之后, 常常会出现“元件堆叠”这种情况, 或者是“超出板框”的状况。其解决的办法是, 在进行自动布局之前, 首先得点击“Design-Board Shape-Redefine Board Shape”以此来拉出准确的板框, 接着再去执行自动布局。假使依旧存在堆叠的现象, 那就前往“Design-Rules-Placement”里面把“Room Definition”的规则关掉。

走线规则设置不当全白画

走线前不设规则，后面必然报错。核心的操作步骤是, 去点击那个名为“Design-Rules”的选项, 接着在“Routing-Width”这个项下, 用鼠标右键点击“New Rule”, 然后进行设置, 把Min Width设定为0.254mm, 把Preferred Width设定为0.254mm, 把Max Width设定为1mm。最晚点击“Route – Interactive Routing”, 或者按压快捷键Ctrl + W来开启走线, 在走线之际, 按压Shift +空格切换拐角模式, 按下“*”键进行换层。

报出“Clearance Constraint Violation”这个错误, 频率是很高的, 且是完整地报出, 没遗漏。

解决流程为一站式: 见到这个报错之时先不要惊慌。第一步, 对报错进行双击, 查看究竟是哪一个元件与哪一个元件存在冲突。第二步, 前往Design – Rules，点击“Electrical – Clearance”, 右键点击“New Rule”, 在“Where the First object matches”之中, 于“Where the Second object matches”里面选择“Advanced (Query)”, 输入“(InComponent(‘U1’))”（此处U1需替换成交互元件名）, 设置Minimum Clearance = 0.3mm。而后第三步, 返回到PCB, 以右键单击“Clearance Constraint Violation”标记之处, 选取“Apply Rule”, 报错便会自动消除。

【新手避坑】

进行走线操作期间, 极易遭遇“Unrouted Net”这一报错状况。其缘由乃是网络尚未连接完整, 通过按下T与T这两个快捷键, 能够自动实现飞线的补全, 或者凭借手动方式去检查报错网络两端的端点。

这个方法, 不适用于超高密度BGA封装板, 像球间距小于0.5mm的FPGA板, 手动走线效率极低。替代方案为, 使用AD的“Route-Fanout”功能自动扇出焊盘, 且配合“Interactive Differential Pair Routing”差分对走线工具, 可快速搞定复杂芯片。