EDA工具对比实测 Cadence与Altium哪个更顺手

本人以实际操作体验了Cadence 17.4以及Altium Designer 22，遭遇过原理图同步之后网表导入时始终报出“缺失封装”这一状况的困扰点，那些初涉此领域的新手只要依照步骤逐个逐一地去进行操作，便能够较为轻易地躲开这类较为常见的问题情况。

数字编号操作步骤1 布局栅格参数这样调最稳

开启Cadence 17.4，路径是：PCB Editor ， Setup ， Design Parameters ，切换至“Design”页卡，寻觅到“Grids”区域。将“Non-Etch”以及“Etch”的栅格大小都设定为5mil，“Offset”维持在0。点击Altium里右下角的Panels，接着选择View Configuration，于“Grids”栏把“Snap Grid”设定成5mil，将“Electrical Grid”设置为2.5mil。

新手需避坑，不少人将栅格直接设为1mil，致使元件拖动时吸附不准确，出现“Component placement violation”报错。出错的原因在于，栅格过于密集使得鼠标抖动引发微小移动，违反了元件间距规则。快速解决办法是，先将其改回5mil，接着执行Place → Manual Placement，勾选“Snap to Grid”便可恢复正常吸附。

数字编号操作步骤2 两种差分对绕等长方案怎么取舍

Cadence当中，进行选择，选择Route，接着选择Phase Tune，之后针对参数“Target Length”，输入数值1000mil，再对“Tolerance”，将其设置为5mil。先是在Altium里头，通过Tools，再到Interactive Length Tuning，之后呢，在属性面板那儿，把“Target Length”同样设置成1000mil，并且把“Allowed Increase”填写为5mil。

新手需避坑，绕等长之后DRC报“Length mismatch”频繁出现，其原因在于没开启“Include SMD Pads”选项，Cadence要在Analyze → Model Check → 勾选“Pad/Via”，Altium则要在Rules → High Speed → Length → 勾选“Include Pads”。

提供两组方案对比：

方案A（手动绕蛇形线） ：适合低速板（<50MHz），耗时多但精确，每段绕线误差控制在±1mil。

方案B（自动匹配延迟），它被应用于DDR等高速接口，要进行点击Route，接着点击Auto-Phase Tune，然后设定最小间距为8mil，其效率能够提升3倍。取舍的逻辑是，在原型验证的时候选择A，而在量产优化的时候选择B。

最为关键的参数5mil乃是最优的推荐数值：倘若太大，那么就会造成布线空间的浪费，要是太小，极易触发间距报错。经过实际测量，在板厚为1.6mm且线宽为6mil这个条件之下，5mil不但能够确保信号有效隔离，亦可以留出回流底通道的余量。

数字编号操作步骤3 处理高频报错“Net has only one pin”完整流程

出现这种报错的情况是，当打开Tools → Quick Reports → Netlist Status此时会出现红色警告“Net GND has only one pin”所呈现的现象。其根源在于，原理图里面的电源端口没有连接到具体的元件引脚。有一种一站式解决的办法是，回到原理图页，选中该网络,例如GND，然后右键 → Find Similar Objects → 设置“Pin Count”不等于2 → 点击“OK”。在进行批量修改之后重新生成网络表。

初涉者需躲开误区：切莫径直运用PCB Editor的Net Schedule去强行增添飞线，否则将会引发“Database mismatch”这种连锁性错误。正确的操作办法是：首先执行Project → Clean Cache → 去除历史文件，接着前往原理图之中用“Place Port”手动添入最少两个连接点，最终进行Design → Update PCB Document。全程约2分钟搞定，比重新画省下半天功夫。

此方法对射频微波板而言并不适用，该射频微波板频率大于1GHz，或者对软硬结合板叠构也不适用。存在替代方案，其一为改用ANSYS HFSS单独去做3D电磁仿真，其二是用Mentor HyperLynx做前仿真，在这些场景之下，栅格以及等长规则完全依照阻抗计算表来执行，不可以采用5mil固定值。你在实测的时候，遇到过哪一种EDA工具的“隐形坑”最为折腾人呢？欢迎在评论区分享，一同避雷。