Cadence设计规则：三步搞定约束管理器，新手实测避坑

亲测Cadence 16.6，曾遇由差分对等长约束优先级紊乱致使DRC怎么都消除不掉的状况，新手依照步骤逐一操作之时，便能够轻易躲开此类常见问题。

线宽间距规则怎么设最稳

操作的路径是，Constraint Manager 指向 Physical 再到 All Layers。将“Line Width”栏点开，最小的线宽填写为 4mil ，这是 1 盎司铜厚情况下的推荐数值。原因在于，低于 4mil 的话国内多数的板厂会收取加急费用，高于 6mil 则又会对布线空间造成挤占。关键的参数是，默认的线宽为 5mil ，差分阻抗的线宽是 4.2mil。转而到达Spacing栏，将“Line to Line”设定成4.5mil，此乃量产跟良率的平衡点。

需明白的是新手所要留意避开的状况之下很常见的报错是“DRC error: Line width out of range” ，而其核心的缘由在于你对线路宽度进行了更改然而却忘记了同步性地实施更新于“Neck”这样的模式之下的约束 ，那快速的解决办法是在于就物理规则集当中 ，要把Min Neck Width同样地更改成为4mil ，并且要勾选“Use Neck Width for Diff Pair”。

差分对等长误差该给多少

操作的路径是，Constraint Manager 进入 Electrical 再到 Routing 然后是 Differential Pair。找到差分对进行选中接着右键点击“Create/Modify Diff Pair”，Phase Tolerance 填写为 5mil 也就是推荐的值。设置的理由在于，5mil 所对应的大约是 0.3ps 的时序偏差，其能够覆盖大多数DDR3/DDR4数据线的要求，并且还不会使得绕线的难度急剧增加。两种实操方案进行对比，方案A是静态相位调谐，采用手动绕线方式，适用于较少数量的差分对，也就是小于等于5对的情况，其精度较高不过会耗费眼神；方案B是自动相位调谐，通过菜单Route → Phase Tune来操作，拉上线就能进行调整，适合进行批量处理，然而有可能绕出不对称的蛇形。取舍的逻辑是，当空间足够充裕，也就是大于等于3倍线宽区域时采用方案A，在高密度BGA的情况下采用方案B。

注意啦，对于新手而言要避开这样的坑，存在着常见的报错情况，那就是“Phase mismatch > tolerance”。其核心的原因在于，走线在中途换了层，由于不同层的介电常数不一样，进而导致了延时差。而快速的解决办法是，先去测量两层走线的总长，将这个差值乘以1.2（那个FR4典型折算系数）之后，再重新绕线。

区域规则优先级总失效怎么办

操作方面的路径是，首先要画出Route Keepin，接着要在Constraint Manager这个软件区域内，找到Physical这个分类下的Region层，然后去添加Region规则。关于高频出现的完整报错情况是，出现了“DRC声称区域约束未应用于网络”这样的提示。而涉及的完整解决流程是，第一步，要先选中Region shape，之后右键点击“Properties”，最后勾选对应的“Constrained”。第二步，于CM里点选“Assign Region”，将目标net拖入Region框。第三步，返回Physical规则集，把Region层的线宽覆盖值设定为比Default层小1mil（比如说Default是5mil，Region内为4mil）。第四步，运行Tools → Database Check，清除旧的DRC缓存。最后再度生成动态铜皮，报错便消失了。

新人需留意避开的坑，Region规则若不产生效果，十有八九是由于未曾于CM里点击“Apply”按钮，或者net被上层Hierarchy规则锁定而无法使用。其检查方法为，选中net，查看“Inherited Props”面板，其优先级按照从高而低的顺序依次是：Net > Region > Layer > Default。Region规则唯有高于Layer规则才会发挥作用。

因约束管理器针对弧形线段的相位检测存有bug，所以本方法不适用于埋阻埋容层或者任意角度弧线走线的场景。简易替代办法是，先将弧线转变为45°折线后去设置规则，待完成后再运用“Gloss”命令进行倒圆角。在实际的操作当中，要是板子层数超过12层，那么建议改使用Sigrity来做后仿真校验规则。你最近碰到哪一个规则老是设置不成功呢？麻烦在评论区贴图，我来帮你查看具体的log。