Altium Designer 22实战：DDR3等长布线3步避坑指南

本人实际测试了Altium Designer 22.5.1，经历了在进行差分对等长绕线后怎么都出现报错的情况，新手只要依照步骤一个一个地去操作，即可轻松躲开这类常见的问题。

1 设置差分对规则参数

进入PCB界面，于菜单栏将“Design”点开然后选中其中的“Classes”，在“Differential Pair Classes”那里右键单击进而新建出一个名叫“DDR3_CLK”的项目。把差分对的正负网络用框选的方式选中，再右键点击选择“Add Selected Nets to Class”。接着按下“D”键，以此进入“Rules”之处，寻找到“Differential Pairs Routing”之下的“DiffPairsRouting”这一子规则，将“Uncoupled Length”变更为0.127mm。

新手需避坑，常见报错为“差分对耦合长度不足” ，原因在于你未指定 class或配对了反相网络 ，解决办法是切回原理图 ，确保网络名带有“_P”以及“_N”后缀 ，然后重新导入网表。

2 扇出并设置线宽过孔

履行 “Route” 走向 “Fanout” 行进至 “Component” 操作。选定 DDR3 芯片，于属性面板之中把 “Via Hole Size” 填写为 0.3mm，将 “Diameter” 填写成 0.5mm。线宽强行设定为 0.127mm。点击 “OK” 进行一键扇出操作。

【新手需防坑】，扇出之后过孔全都变成绿色出现报错。其缘由在于默认的间距规则设置得过于严格。按下“D”键然后再按“R”键，进入到“Clearance”界面，创建一条名为“DDR_Clear”的规则，将“Min Clearance”修改为0.1016mm，把优先级提升到最高。

3 手动绕线等长匹配

执行交互式绕线操作，先按“U”然后按“T”，随即点选地址线，接着按“Tab”键调出属性，将目标长度设定为38.1mm，把振幅选定为0.5mm，把间隙选定为0.3mm，之后沿着芯片走线完成所有数据线的绕线，最后按“R”然后按“L”输出长度报告。

【新手防坑】缠完等长后居然提示“长度不配套”，关键缘由是参考基准线未锁定！首先选中CLK差分对，右键点击“Set as Target Length”，接着将所有BGA焊盘出线增添0.127mm泪滴，显著削减过孔引发的长度误差。

要点参数最佳推举：电阻抗管控走线宽度为0.127毫米（5英里），原因在于该数值搭配0.3毫米过孔以及0.2毫米间距，可以稳稳保持在50欧姆正负10%范围以内，堆叠使用四层板里的接地参考平面便可达成。

这儿有两种实操方案拿来做对比，其一呢，蛇形绕线就是这种U加T工具之类的，它特别适合少于20组信号的情况，速度是挺快的，然而占用的面积却比较大 ；其二呢，图文绕线也就是Manual Length Tuning，它适合那种密集的BGA区，能够自己去定义进出线的方向，不过耗时却要多3倍。要是空间比较紧张的话就选第二种，不然的话就不用多想直接选第一种。

高频完整地解决报错问题：此处会出现报错，其内容为“Output file not generated”，同时还会出现“差分对阻抗不符”这样的报错。提供一种一站式流程，首先要切换到“Project”这一选项，接着进入“Project Options”，再进入“Connection Matrix”，将“Differential Pair”的交叉点设置成黄色警告且不报错，之后点选“Design”，再点选“Update PCB”，勾选“Only show errors”，最后把差分对之间的间距强制设定为0.1016mm，然后重新运行DRC就能消除所有错误。

在意这种办法用不上于那个DDR4以及超过那个速率（大于2400MHz），缘由是那个等长公差得收缩到正负0.05mm。替换的方案是，转变使用HyperLynx仿真抽取那个拓扑，然后再返回AD去做精确的调整线路。你所拥有的板子最高能够跑到多少兆呢？实际测量的时候碰到过等长之后时序依旧崩溃的情况嘛？在评论的那一区域展露你所拥有的出错截图，一块儿排除雷区。