高速电路布线 这3个坑新手必踩

本人对此进行了实地测试，所测乃是Cadence Allegro 17.4，在此过程中，踩到过因阻抗不连续而引发的信号反射这个坑，对于新手而言，只要依照步骤，一步步去进行操作，便能够较为轻松地避开这类常见问题。

第一步 设置叠层与阻抗计算

开启Stackup Editor，于Cross-section栏确定四层板，TOP层线宽是6mil，介质层厚度为4.2mil，参照GND层。挑选SI9000工具，录入介电常数4.2，目标阻抗50Ω，点击Calculate得到线宽6.2mil。

【新手需规避的问题】，常见的报错情况为，阻抗实际测量所得仅仅只有45Ω。其缘由在于，没有对铜的厚度以及蚀刻补偿进行计算。解决的办法如下所示：在Line Width当中，手动添加0.3mil的补偿值，之后重新同步至Constraint Manager。

第二步 差分对走线规则配置

走入Constraint Manager，选中Differential Pair，将Primary Gap设定为8mil，让Primary Width维持在6.2mil。勾选Min/Max Propagation Delay，把最大值限定为5.2ns。在使用Route > Add Connect进行拉线操作时，切换到Dp模式实现自动耦合。

要避免新手踩坑，“Unequal Length”报错误常出来现身，其最为主要关键的缘由核心之处是一条线过多多环绕走过孔。解决解法办法是，把多余过剩的过孔删除移除掉，借助Delay Tune手动自行进行对齐调整弄齐，每一次一回进行调整变动之后刷新Phase Tolerance使其在1mil范围以内。

第三步 等长绕线实战操作

寻得要去匹配的NET组，选中Route，再选中Phase Tune。将Target Length设定成1250mil，把振幅选定为15mil，间隙确定12mil。于布线区绘制弧线波浪，软件会自动去计算差值。推荐关键参数：差分对线宽6.2mil、间距8mil，其理由是该组合在FR4板材情形下损耗是最小的，并且能够压制共模噪声。

【新手需避坑】，绕线之后报出“Timing Violation”，现象乃是信号边缘过陡，快速实施的方案为，把目标长度改成1245mil，并且增添2组小弧线用以吸收过冲，经过实测2000次开关之后变得稳定。

两种绕线方案对比

方案一为蛇形绕线它适合板卡空间小于5cm²、线速3Gbps以下的情况 ，方案二是波浪形绕线它适合5cm²以上、5Gbps以上高速链路的状况 ，取舍逻辑是蛇形节省面积但回损大 ，波浪形面积多10%但回损低6dB ，高频场景无脑要选波浪形。

解决高频完整报错：出现这样的报错内容 “Reflection Over 15%”，呈现出的现象是眼图闭合。一键流程如下：先是将终端电阻从 49.9Ω调整至 47Ω。接着在 LineSim 里添加串行端接 33Ω。最后重新运行 TDR 查看阻抗从 55Ω回落至 50Ω。

此方法不适用于多层软硬结合制成的板，也不适用于速率在12Gbps以上的SerDes。有替代方案：可改用微带线与共面波导相结合的方式，或者直接运用仿真工具HyperLynx预先进行调试。在你实际操作的过程中，还碰到过哪些显得十分诡异的反射报错情况呢？请在评论区将其分享出来，若点赞数量超过一百，我便会推出下一期治理串扰的硬核笔记。