网表纠错手工笔记 三步定位PCB连接异常

本人实际测试了Altium Designer 24.0.1，经历过原理图与PCB网表比对遭遇失利从而致使飞线出现错乱状况的情况，对于新手而言，只要依照步骤逐个进行操作，便能够轻易地躲开这类较为常见的问题差错。

步骤1 编译工程定位错误源头

当把原理图文件开启之后，去点击菜单栏当中呈现的【工程】，接着再点【编译 PCB 工程】，随后系统就会自动弹出 Messages 面板。着重对其中跟“Netlist”相关的警告展开检查，比如说存在某网络仅仅连接了一个引脚这种情况。

【新手避坑】

出现频率较高的报错称作“Port Connection Issues”，其缘由是在层次化设计这个过程当中，其中的子图端口出现了未匹配的状况呢。而核心的出错之处在于顶层图的端口名跟子图的端口名并不一致呀。想要快速解决的办法是，在Project面板那里右键点击，然后去执行【工程选项】这个操作，接着勾选“检查重复网络标号”，之后重新进行编译就可以了。

步骤2 导出网表并设置关键参数

点击【设计】，接着选择【工程的网表】，再点击【Protel】，于弹出的窗口之中，把网络标识符范围设定成“Flat（仅适用于单张原理图）”；关键参数最大引脚数的推荐数值设定为500，其理由是：一旦超过这个数值，在导入PCB的时候，很容易出现内存溢出的状况，特别是针对大型板卡以及多BGA器件的情况。

【新手避坑】

出现报错“Failed to add net class”这一情况，其缘由是，网络类名称当中包含有诸如斜杠之类的非法字符。而解决的办法是，回到原理图，在网络类管理器里把名称更改成仅仅由字母数字构成的形式，之后再重新进行导出。

步骤3 PCB导入比对与ECO执行

转向PCB文档，单击【设计】，然后点击【Import Changes From…】，将所有网表变更条目勾选起来，首先点击“验证变更”，待绿色打勾之后再点击“执行变更”。两种方案进行对比：

方案A：全量导入，适合改板少、原理图大面积重画

方案B，仅ECO模式，此模式存在于工程变更单须手动去勾选差异项这个情况里，它适合用于微调走线，且不改动元件封装。

新板推荐方案A，改板优先方案B。

【新手避坑】

高频出现报错内容为“Netlist has unexpected pin ‘GND’”，其完整的解决流程如下：

1. 记下报错引脚所在元件位号（如U1-3）

2. 回到原理图，去检查那个引脚，看它是不是隐藏了电源属性，然后双击元件，把“隐藏”的勾选取消掉。

3. 再次导出网表，在PCB里，要先去执行【设计】这一操作，接着执行【网络表】这一操作，然后执行【清除全部网络】这一操作。

4. 再次导入，问题消失。

那种多板系统（像背板加上子卡那样类型的）的跨板网表校验，本方法并不适用，针对这类场景，建议运用 Cadence Sigrity 的 SystemSI 去做系统级互连检查。有个简易的替代办法，就是把各板的网表合并成单个文件，手动去标注跨板连接点，之后再重复以上所说的三个步骤。

有没有碰到过那种最为诡异的网表报错呀，把它在评论区抛出来，一块儿瞧瞧要怎么破解呢。