做PCB电源完整性仿真总报错？手把手教你避开三个最坑的步骤

亲身进行了Cadence Sigrity 2022版本的实测, 遭遇过仿真不能够收敛、电压纹波读数全然错误这样的状况, 新手只要依照步骤逐个进行操作, 便能够轻易地避开此类常见的问题。

第一步：正确提取电源网络的阻抗曲线

将 Sigrity PowerDC 打开, 于菜单栏之中点击 Analyze, 接着点击其下的 Power Integrity Analysis, 随后点选 Z Profile。首先要把目标电源层选中, 在右侧的 Frequency Range 框里面填入从 1MHz起始至 100MHz 末, 并表明这个区间涵盖了绝大多数数字芯片的噪声频率。将手指放置于 Set Reference Plane 处,进行点击操作, 随后, 把目光投向 Auto Assign GND 选项, 使用手指进行勾选动作。

对于新手而言, 需要避开的坑是, 常见的报错情况为, Z曲线在高频段的时候, 会突然出现掉到0的状况。而其中核心导致出错的原因在于, 没有指定正确的参考地平面。解决的做法是: 于Layer Stack Manager里面, 凭借手动把最贴近电源层的完整地平面弄成Reference Layer, 若存在多层地的时候, 挑选处于连续且完整状态的那一个, 躲开有着过孔阵列切割的区域。

第二步：设置去耦电容的寄生参数

于 Place Capacitor 界面当中, 挑选型号 GRM155R61C105KA87, 此乃 1uF/0402 的 MLCC, 所推荐的最优参数为 ESR 等于 0.01Ω、ESL 等于 0.5nH。原因在于, 针对1MHz至10MHz这个频段而言, 倘若ESR过低的话, 就会致使反谐振峰变得更加尖锐, 而0.01Ω乃是兼顾抑制尖峰以及滤波效果的那个平衡点。

对于新手而言, 在仿真结果里纹波偏高的状况下, 不少人会径直选择加大电容容值, 然而更为普遍出现的错误却是 ESL 设置得不正确。其报错呈现出这样的现象, 在 1MHz 的时候阻抗是正常的, 而到了 100MHz 处阻抗却急剧飙升。究其原因在于, 默认的 ESL 是 1nH, 而实际经焊接之后, 因焊盘以及过孔所产生的寄生情况, 等效的 ESL 有可能达到 2nH。采用快速解法时, 于Edit Capacitor之中, 将ESL改成为0.8nH, 而后再次运行一次, 高频段阻抗一般能够降低30%。

第三步：设定电流源与电源端口映射

处于 Assign Power Net 这个环境里, 对 VCC_CORE 进行映射操作, 使之对应 Buck Converter VRM Output, 并且电流方面设定为 2.5A。接着去到Current Source选项卡那里, 选择Random Pattern, 以此来模拟CPU在实际工作期间的负载跳变情况。在进行仿真之前, 一定要先跑一次Check Design Rule。

有关新手需避开的坑, 完整呈现的报错内容为, 表述为“Simulation failed at step 12, DC convergence error”。如此这般, 再进行一次点击 Run Simulation 的操作, 在百分之九十的情形之下, 能够实现收敛的结果。

对比两种实操方案, 其一, 用电做 DC模拟, 速度较快, 然而无法看到瞬间的波纹, 适用电源轨的静态电压降分析；其二, 用 SystemSI做时间方面的模拟, 能看到波纹的详细情况, 不过设置复杂, 适合DDR或者高速 SerDes电源质量验证。要是只是板级电源完整性初步筛选, 先用 PowerDC省时间, 碰到高灵敏度芯片就切换到 SystemSI。

以上方法, 适用于四层及以多层的PCB, 然而并不适用于两层板那种简单的电源网络。两层板, 缺少完整的参考平面, 其阻抗控制, 极度依赖走线宽度以及回路面积, 替代的方案是, 强化去耦电容的布局, 在每两个芯片电源引脚之间, 放置一组0.1uF与1uF并联的电容, 并且要尽量缩短电容焊盘到芯片电源引脚的过孔距离。