PADS Layout布线卡顿？Logic原理图报错？实测V2.5避坑指南

实测PADS V2.5的本人, 踩过原理图电气规则检查出现误报以及PCB高密度布线走不通这些坑, 新手只要跟着步骤一步步来操作, 便能轻松避开这类常见问题。不少刚接手项目的工程师认为PADS难用, 实际上大多是基础设置不对路, 或者参数调得过于保守。今天不扯没用的, 直接给出干货, 将我在项目里反复验证过的两个核心模块, 即Logic原理图检查与Layout布线优化, 拆解成可以直接照着做的动作。做板子不同于画画, 每一个网络有着它的物理脾气, 每一条线也存在着它的物理习性, 依照规矩去做, 效率会成倍提升。

PADS Logic原理图电气检查怎么设才准

开启Design Rules Manager, 寻觅Electrical Rules选项卡。在此处默认设置的检查程度常常过高, 易于将一些合规的跨模块连接误判作错误。关键参数DRC Error Level提议设定为2, 亦即是Warning级别, 并非默认的Error处。道理是这样的, 在原理图阶段, 我们所着重关注的是逻辑连通性, 而非非得强调绝对的物理间距, 就好像那过为严苛的规则, 会致使出现大量并非致命的警告弹窗, 进而使得工程师在排查真正错误之际, 被这些如同潮水般的东西完全淹没。新手要避开这个坑呀, 常见的问题是, 点了Run DRC之后, 软件会直接呈现假死状态, 或者报错说“Memory Limit Exceeded”。而处于核心地位的原因是,原理图里头存在着未连接的悬空引脚, 也就是No Connect, 却没有被正确地处理。解决的办法是, 先于Tools菜单之下选择Unconnected Pins；手动地将确认为电源或者地线的悬空点添加NC标签；又或者在Global Symbol Editor当中统一实行修改符号属性；以此确保所有端口皆有明确的电气类型定义；接着再次运行, 便会秒出结果。

PADS Layout高速信号布线参数如何调

走到Layout界面里头, 去选Tool然后再选Design Rules。对于DDR3或者USB​3.0这种高速信号而言, 建议把Trace Width设置成4mil, Gap设置成6mil。这个具体数值呢, 乃是依据FR4板材在1.6mm厚度状况下的阻抗匹配经验所得的值, 它既确保了电流承载能力, 又把控住了串扰。新手要避开这个坑: 相当多新手在自动布线时发觉走线走出了很远的路途甚至出现了断线的情况。原因在于全局布线通道的设置不符合合理的标准, 解决之道是于Global Routing Options里, 把Min Clearance从默认的3mil拓展到4mil, 并且把Max Bend Angle设定成90度, 与此同时需要一定注意, 得先运行Auto Route的Pre-route功能, 让软件先行构建基本的网络拓扑, 之后再通过手动方式来调整关键的信号线。

关于方案对比, 针对低频模拟电路而言, 建议以手动布线作为主要方式, 着重关注回路面积的最小化这一要点；然而对于高频数字信号来讲, 则应当依靠自动布线并配合人工进行微调, 重点注重等长以及间距的控制。前面提到的前者适宜初学者用来练习操作, 后面讲的后者适合用于批量生产。

高频报错应对办法: 要是出现了“因间隙违规致使路由失败”这种情况, 千万别盲目地去减小间隙。正确的操作流程如下: 其一, 核查一下有没有隐含着的地平面分割；其二, 确定相邻的网络是不是属于同一电气类别；其三, 暂时关闭非关键网络的DRC检查, 等完成布线之后再开启进行复核。

这一方法, 并不适用于那种超高层数的、也就是超过十二层的情形, 也不适用于涉及射频微波的那种特殊频段设计, 针对这样的情况, 建议运用Altium Designer或者Cadence Allegro去开展3D场仿真辅助。